본 논문은 오디오 신호 처리 시스템의 저속 고해상도 ADC를 위해 설계된 CMOS 단일비트 3차 델타시그마 변조기를 설계하였다. 변조기 내 적분기에 사용되는 연산증폭기의 전력소모를 감소시키기 위해서 연산증폭기내 바이어스 전류원에 차단/동작 기능을 하는 스위치를 장착시켰다. 또한 변조기내 스위치의 위치를 최적화 하여 기존의 스위칭 방식에서 발생하는 주파수 특성 변화를 최소화하였다. 단일 비트 3차 델타시그마 변조기 구조를 선택하였으며, 제안한 델타 시그마 변조기의 성능측정결과 전원 전압 3.3V, 샘플링 주파수 6.4MHz, 입력주파수 20KHz에서 17.1mW의 전력소모를 나타냈다. SNDR은 84.3dB, 유효비트수는 13.5비트를 나타내었다.
본 논문은 오디오 신호 처리 시스템의 저속 고해상도 ADC를 위해 설계된 CMOS 단일비트 3차 델타시그마 변조기를 설계하였다. 변조기 내 적분기에 사용되는 연산증폭기의 전력소모를 감소시키기 위해서 연산증폭기내 바이어스 전류원에 차단/동작 기능을 하는 스위치를 장착시켰다. 또한 변조기내 스위치의 위치를 최적화 하여 기존의 스위칭 방식에서 발생하는 주파수 특성 변화를 최소화하였다. 단일 비트 3차 델타시그마 변조기 구조를 선택하였으며, 제안한 델타 시그마 변조기의 성능측정결과 전원 전압 3.3V, 샘플링 주파수 6.4MHz, 입력주파수 20KHz에서 17.1mW의 전력소모를 나타냈다. SNDR은 84.3dB, 유효비트수는 13.5비트를 나타내었다.
This paper presents Single-bit Third order Delta-Sigma Modulator, which can be applied to the Low speed High resolution ADC in Audio signal Process System. Whereas the Operational Amplifier in modulator consumed static power dissipation in operating, this modulator used Switching on/off techniques, ...
This paper presents Single-bit Third order Delta-Sigma Modulator, which can be applied to the Low speed High resolution ADC in Audio signal Process System. Whereas the Operational Amplifier in modulator consumed static power dissipation in operating, this modulator used Switching on/off techniques, which makes the Power dissipation of the modulator reduced. Also proposed modulator minimizes frequency characteristic variation by optimizing switch position. And this modulator chooses Single-bit type to guarantee stability. The designed ADC went through 0.35um CMOS n-well 1-poly 4-metal process to be a final product, and the final product has shown 17.1mW of power dissipation with 3.3V of Supply Voltage, 6.4MHz of conversion rate. And 84.3dB SNDR and 13.5bit ENOB with 20KHz of input frequency.
This paper presents Single-bit Third order Delta-Sigma Modulator, which can be applied to the Low speed High resolution ADC in Audio signal Process System. Whereas the Operational Amplifier in modulator consumed static power dissipation in operating, this modulator used Switching on/off techniques, which makes the Power dissipation of the modulator reduced. Also proposed modulator minimizes frequency characteristic variation by optimizing switch position. And this modulator chooses Single-bit type to guarantee stability. The designed ADC went through 0.35um CMOS n-well 1-poly 4-metal process to be a final product, and the final product has shown 17.1mW of power dissipation with 3.3V of Supply Voltage, 6.4MHz of conversion rate. And 84.3dB SNDR and 13.5bit ENOB with 20KHz of input frequency.
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문제 정의
따라서 본 논문에서는 기본적인 시그마 델타 변조기 구조를 사용하면서도 기존 스위치드 연산증폭기에서 발생하는 주파수 특성 변화, 출력 스윙 제한 등의 문제점들을 개선하고 효과적으로 전력소모를 줄일 수 있는 스위칭 기법을 제시한다[4,5].
본 논문에서는 고해상도 저속 ADC를 위한 싱글 비트 3차 델타시그마 변조기를 제안하였다. 변조기 내 적분기에 사용되는 연산증폭기의 전력소모를 최소화 하기위해 차단/동작 기능을 가지는 스위치드 설계 방식을 사용하였다.
이러한 문제점을 개선하기 위해서 본 연구에서는 그림 4와 같은 스위치드 완전차동 연산증폭기를 제안하였다. 완전차동 구조는 연산 증폭기의 전압이득을 6 dB 향상시키며, 오프셋 전압을 줄일 수 있는 구조이므로 높은 해상도를 필요로 하는 시그마 델타 변조기에 적합하다.
제안 방법
그림 4에 제시한 스위치 연산 증폭기의 경우 스위치드 적분기 회로에서 2가지의 비 중첩 클럭을 사용함으로써 샘플과 적분 동작을 하게 되는데 샘플동작에서는 스위치1과 스위치2를 차단함으로써 연산 증폭기의 전류 원을 제거하여 전력소모를 최소한으로 한다. 반대로 적분동작에서는 스위치1 또는 스위치2를 동작시킴으로써 연산 증폭기에 의한 적분 동작을 원활히 수행할 수 있도록 설계하였다.
본 논문에서 설계 및 구현된 단일비트 3차 델타 시그마 변조기의 성능은 그림 6에 나타낸 PCB 데스트 보드를 사용하여 측정하였다. 테스트 보드에는 제안된 변조기가 탑재된 칩(DUT)과 테스트를 위한 주변 회로 및 단자가 포함되어 있다.
본 논문에서는 단일비트 3차 델타시그마 변조기를 완전 차동형 스위치 커패시터 방식을 사용하여 설계하였다. 비 중첩클럭을 사용하여 샘플동작과 적분동작을 할 수 있도록 하였으며, 스위치로 인한 전하주입 현상을 막기 위해 지연된 클럭들을 부분적으로 사용하였다.
본 논문에서는 단일비트 3차 델타시그마 변조기를 완전 차동형 스위치 커패시터 방식을 사용하여 설계하였다. 비 중첩클럭을 사용하여 샘플동작과 적분동작을 할 수 있도록 하였으며, 스위치로 인한 전하주입 현상을 막기 위해 지연된 클럭들을 부분적으로 사용하였다. 기준전압으로는 3.
비중첩 클럭 발생기는 기존 구조[7]를 사용하였으며, NAND 게이트와 인버터, 지연 셀 등으로 구성되어 있으며 각 소자의 크기를 조절함으로서 비중첩 구간(1.2ns) 및 지연시간(0.4ns)을 정하게 설계하였다.
아날로그 블록(1차 적분기, 2차 적분기, 3차 적분기, 비교기)과 디지털 블록을 더블 가드링을 이용해서 분리하였고, 전원부 또한 아날로그와 디지털을 서로 분리하여 디지털 단에서 발생하는 잡음이 아날로그 단에 미치는 영향을 최소화 하였다. 또한 레퍼런스 전압 발생기의 저항에는 바이패스 MOS 커패시터를 집적함으로써 기준 전압이 변동되는 것을 억제하였다.
테스트 보드에는 제안된 변조기가 탑재된 칩(DUT)과 테스트를 위한 주변 회로 및 단자가 포함되어 있다. 아날로그 전원과 디지털 전원을 분리하였으며, 차동 입력 신호를 만들기 위해서 트랜스포머를 사용하였다.
제안된 단일비트 3차 델타시그마 변조기의 구조는 그림 1과 같다. 입력과 출력, 1비트 ADC에서 발생하는 양자화 오차가 나타나 있으며 1비트 DAC는 피드백 스위치를 이용해 구현하였다.
제안된 변조기를 구현하기위해 비이상적인 특성을 고려하여 그림 2와 같은 MATLAB 시뮬레이션 모델을 사용하였다. 입력신호와 피드백신호 부분에 지터 특성을 넣어주었고, 입력신호에는 열잡음을 추가하였다. 첫 번째 적분기가 회로에 미치는 영향이 가장 크기 때문에 포화전압, 증폭기의 이득, 슬루율, 주파수 대역, 지터 잡음 등의 특성을 넣어주었고, 두 번째, 세 번째 적분기는 이상적인 적분기 모델을 사용하였다.
적분기에 사용된 연산증폭기는 클럭에 따라 차단/동작되는 스위칭 방식을 적용하였으며, 비교기는 클럭에 따라 초기화 과정이 반복적으로 발생하며 3번째 적분기의 출력전압을 비교할 수 있도록 래치 비교기를 사용하였다.
입력신호와 피드백신호 부분에 지터 특성을 넣어주었고, 입력신호에는 열잡음을 추가하였다. 첫 번째 적분기가 회로에 미치는 영향이 가장 크기 때문에 포화전압, 증폭기의 이득, 슬루율, 주파수 대역, 지터 잡음 등의 특성을 넣어주었고, 두 번째, 세 번째 적분기는 이상적인 적분기 모델을 사용하였다.
2장에서는 단일비트 3차 변조기 구조를 제안하였으며, 제안된 변조기를 3장에서는 설계하였다. 특히 변조기내 사용되는 연산증폭기의 전력소모를 줄이기 위해서 스위칭 기법을 적용시킨 스위치드 연산증폭기를 제안하고 설계하였다. 4장에서는 제안된 변조기의 구현과 측정결과에 대하여 논의하였으며, 결론은 5장에서 논의하였다.
대상 데이터
제안된 델타시그마 변조기는 0.35um CMOS 1-poly 6-metal 공정을 이용하였고, Synopsys 사의 Hspice와 Cadence사의 Spectre를 이용하여서 설계 및 구현하였다.
데이터처리
성능 비교는 델타시그마 변조기의 해상도 및 변환속도 대비 소모된 전력을 나타내는 지표인 FoM(Figure of Merit)을 이용하였다.
이론/모형
본 논문에서는 고해상도 저속 ADC를 위한 싱글 비트 3차 델타시그마 변조기를 제안하였다. 변조기 내 적분기에 사용되는 연산증폭기의 전력소모를 최소화 하기위해 차단/동작 기능을 가지는 스위치드 설계 방식을 사용하였다. 제안하는 3차 델타시그마 변조기는 스위치드 커패시터 적분기의 적분 커패시터 용량에 적합한 클럭을 사용하여서 기존 설계 방식을 이용한 변조기에 비해서 신호대 잡음비를 10dB 이상 향상시켰다.
제안된 변조기를 구현하기위해 비이상적인 특성을 고려하여 그림 2와 같은 MATLAB 시뮬레이션 모델을 사용하였다. 입력신호와 피드백신호 부분에 지터 특성을 넣어주었고, 입력신호에는 열잡음을 추가하였다.
성능/효과
아날로그 블록(1차 적분기, 2차 적분기, 3차 적분기, 비교기)과 디지털 블록을 더블 가드링을 이용해서 분리하였고, 전원부 또한 아날로그와 디지털을 서로 분리하여 디지털 단에서 발생하는 잡음이 아날로그 단에 미치는 영향을 최소화 하였다. 또한 레퍼런스 전압 발생기의 저항에는 바이패스 MOS 커패시터를 집적함으로써 기준 전압이 변동되는 것을 억제하였다. 설계된 변조기의 레이아웃 유효면적은 0.
제안하는 3차 델타시그마 변조기는 스위치드 커패시터 적분기의 적분 커패시터 용량에 적합한 클럭을 사용하여서 기존 설계 방식을 이용한 변조기에 비해서 신호대 잡음비를 10dB 이상 향상시켰다. 제안된 단일 비트 3차 델타 시그마 변조기는 0.35um n-well 1-poly 6metal CMOS공정으로 제작되었으며, 측정결과 3.3V 단일 전원 전압에서 전력소모는 17.1mW, 20kHz의 입력 및 6.4MHz의 샘플링 속도에서 측정된 유효비트 및 SNDR은 각각 13.5비트 및 84.3dB이다. 제작된 델타 시그마 변조기의 유효 칩 면적은 0.
제안된 연산증폭기는 스위치를 바이어스 전류 단에 위치하게 하여 연산증폭기가 차단되더라도 적은전류를 증폭단 자체에 공급해 주기 때문에 안정화 되는데 까지 시간이 적게 걸린다. 제안된 연산증폭기의 전압이득은 63dB이며, 위상여유는 84도이다. 5pF의 부하를 사용했을 때, 단일이득 주파수는 55MHz로 나타났으며, 동작 전류는 270uA ~ 300uA로 나타났다.
제안하는 3차 델타시그마 변조기는 스위치드 커패시터 적분기의 적분 커패시터 용량에 적합한 클럭을 사용하여서 기존 설계 방식을 이용한 변조기에 비해서 신호대 잡음비를 10dB 이상 향상시켰다.
후속연구
제안된 고해상도 델타시그마 변조기는 저전력소모를 요구하는 스마트폰내 수신기의 RF 신호처리부와 기저대역 모뎀부를 연결하는 고해상도 ADC에 활용될 수 있을 것으로 기대된다.
질의응답
핵심어
질문
논문에서 추출한 답변
델타 시그마 변조기는 일반적으로 어떻게 구성되어 있는가?
일반적으로 델타 시그마 변조기는 적분기, ADC(Analog-Digital Converter), DAC(Digital-Analog Converter), FF(Flip Flop) 등으로 구성된다. 그 중에서 전력 소모에 가장 큰 영향을 미치는 것은 각 적분기에 사용되는 연산 증폭기이다.
델타 시그마 변조기에서 전력소모에 가장 큰 영향을 미치는 것은 무엇인가?
일반적으로 델타 시그마 변조기는 적분기, ADC(Analog-Digital Converter), DAC(Digital-Analog Converter), FF(Flip Flop) 등으로 구성된다. 그 중에서 전력 소모에 가장 큰 영향을 미치는 것은 각 적분기에 사용되는 연산 증폭기이다. 일반적인 델타 시그마 변조기의 경우 샘플과 적분과정 동안 연산증폭기가 항상 동작 상태에 있어서 연속적으로 전력소모를 하게 되고 이로 인해서 변조기 전체의 전력소모가 증가하게 된다.
나이키스트 변환기의 단점은 무엇인가?
오디오 신호처리 분야에서 사용되는 데이터 변환기는 2~25kHz의 신호대역폭에 대해 15비트 이상의 해상도가 요구되어지고 있다. 기존의 나이키스트(Nyquist rate) 변환기법은 적당한 가격조건하에서 이러한 높은 해상도를 얻을 수 없다. 또한 현재의 VLSI 공정 기술로는 약 0.1%의 수동소자 정합 특성을 제공하므로 15비트 이상의 해상도를 얻기 위해서는 고가의 레이저 트리밍 기법 등을 이용해야만 한다[1,2].
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