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제안 방법
- 3차원 영상처리용 TOF 센서의 거리 측정을 위한 CORDIC 기반 위상 연산기를 설계하였다. 설계된 위상 연산기는 16 비트(부호 1 비트, 정수부분 2 비트, 소수부분 13 비트)의 고정 소수점 연산으로 14회의 CORDIC stage 반복을 통해 위상 값을 계산한다.
- CORDIC 연산은 -90°∼90° 범위의 입력 벡터에 대해서만 위상연산이 가능하므로, 이를 보정해주기 위해 복소 평면상에서 입력 벡터가 존재하는 사분면의 위치를 xin, yin의 부호를 이용하여 알아낸다.
- MATLAB 시뮬레이션 결과로부터, 내부 연산의 비트 수를 16 비트(부호 1 비트, 정수부분 2 비트, 소수부분 13 비트), 반복 횟수 14회로 결정하였다. 결정된 설계사양을 적용한 MATLAB 시뮬레이션 결과는 그림 2와 같다.
- Verilog HDL로 설계된 CORDIC 기반의 위상 연산기는 MATLAB을 이용한 입력 데이터 생성과 Modelsim을 이용한 시뮬레이션을 통해 기능 검증을 하였다. 설계된 위상 연산기의 HDL 모델을 FPGA에 구현하고, MATLAB/Simulink와 연동시킨 FPGA-in-the-loop 환경을 통해 하드웨어 동작을 검증하였다.
- 아크탄젠트 연산을 하드웨어로 구현하기 위한 방법은 다양하게 연구되고 있는데, 대표적인 방법으로는 LUT(Look-Up Table)을 이용한 방법과 그 응용들, Polynomial 근사 방법, 그리고 CORDIC 방법 등이 있다.[8-11] 본 논문에서는 다양한 아크탄젠트 연산 방법 중에서 연산이 단순하고, 적은 하드웨어로 구현이 가능한 CORDIC 알고리듬 기반의 위상 연산기를 설계하였다.
- 고속동작을 위해각 연산stage 사이에 파이프라인 레지스터를 삽입하여 내부의 critical path를 줄였고, 2-i의곱셈은 1-비트 산술 시프트 연산으로 구현하였다. 또한 위상 연산에 필요한 아크탄젠트 tan-1(2-i)는 작은 크기의 LUT로 구현하였으며, 결정 변수 di는 각 연산 stage의 입력 yi의 부호 비트를 이용하여 가산/감산을 선택하도록 구현하였다.
- 의곱셈은 1-비트 산술 시프트 연산으로 구현하였다. 또한 위상 연산에 필요한 아크탄젠트 tan-1(2-i)는 작은 크기의 LUT로 구현하였으며, 결정 변수 di는 각 연산 stage의 입력 yi의 부호 비트를 이용하여 가산/감산을 선택하도록 구현하였다. 가산/감산기는 Brent-Kung 가산기[12]로 구현하였으며, 동일한 기능을 갖는 16 비트 캐리선택 가산기에 비해 동일 속도에서 더 작은 면적으로 구현되었다.
- 본 논문에서 설계된 위상 연산기의설계사양은 0°∼360° 범위에서 1° 단위로 계산된 위상 값의 최대 오차를 5% 이하, 평균 오차를 2.5% 이하가 되도록 설정하였다.
- 본 논문에서는 3D TOF 센서용 깊이 정보를 계산하는 하드웨어를CORDIC(COordinate Rotation DIgital Computer) 알고리듬[6] 기반의 위상연산 회로로 구현하였다. 설계된 위상 연산기의 HDL 모델을 MATLAB/ Simulink와 FPGA가 연동된 FPGA-in-the-loop 검증 환경을 통해 하드웨어 검증을 하였으며, TSMC 0.
- 본 논문에서는 CORDIC 기반으로 고정 소수점 연산을 수행하는 위상 연산기 하드웨어를 설계하기 위하여 내부 연산의 비트 수, 정수부분과 소수부분의 비트 수 그리고 최적의 반복 횟수 등의 설계사양을 결정하기 위해 MATLAB을 이용한 고정소수점(fixed-point) 모델링과 시뮬레이션을 수행하였다. 본 논문에서 설계된 위상 연산기의설계사양은 0°∼360° 범위에서 1° 단위로 계산된 위상 값의 최대 오차를 5% 이하, 평균 오차를 2.
- 회전 모드는 주어진 각도에 해당하는 사인과 코사인 값을 계산하는 동작이며, 벡터링 모드는 주어진 벡터에 대해 각도를 계산하는 동작이다. 본 논문에서는 TOF 거리 연산을 위해 필요한 벡터링 모드에 대해서만 알고리듬을 적용하여 설계한다.
- 3차원 영상처리용 TOF 센서의 거리 측정을 위한 CORDIC 기반 위상 연산기를 설계하였다. 설계된 위상 연산기는 16 비트(부호 1 비트, 정수부분 2 비트, 소수부분 13 비트)의 고정 소수점 연산으로 14회의 CORDIC stage 반복을 통해 위상 값을 계산한다. 0°∼360° 범위에서 1° 단위로 계산하는 경우에, 최대 오차 2.
- Verilog HDL로 설계된 CORDIC 기반의 위상 연산기는 MATLAB을 이용한 입력 데이터 생성과 Modelsim을 이용한 시뮬레이션을 통해 기능 검증을 하였다. 설계된 위상 연산기의 HDL 모델을 FPGA에 구현하고, MATLAB/Simulink와 연동시킨 FPGA-in-the-loop 환경을 통해 하드웨어 동작을 검증하였다.
- CORDIC 기반의 위상 연산기는 하드웨어 구조가 간단하여 회로 복잡도 측면에서 유리하지만, 반복 연산으로 인해 연산 속도측면에서 불리하다. 속도 측면의 단점을 보완하여 고속 연산이 가능하도록 하기 위해 그림 3과 같은 pipelined CORDIC 구조를 적용하였다. 반복 횟수에 해당하는 14개의 연산 stage로 구성되며, 각 연산 stage는 식 (4)의 xi+1, yi+1, zi+1를 계산하는 회로들로 구성된다.
대상 데이터
- 그림 5(a)는 설계된 위상연산기의 FPGA 검증을 위한 FPGA-in-the-loop 환경이며, Xilinx Virtex5 XC5VSX50T FPGA 디바이스가 사용되었다. MATLAB에서 생성된 가상의 3차원 원본 데이터로부터 위상 연산기의 입력으로 사용될 16 비트의 입력 벡터를생성하였다.
데이터처리
- 24° 단위의 각도 데이터를 고정소수점 형식의 실수와 허수 값으로 생성하여 테스트 벡터로 사용하였다. Agilent 사의 16702B Logic Analyzer를 사용하여 테스트 칩의 출력을 관찰하였으며, 칩 테스트 결과파형은 그림 8과같다. 그림8의 테스트 결과파형에서 볼 수 있듯이, HEX 값 0D68, 1ACE, 2836, 359E의 순서로 radian 형태의 데이터가 출력되고, 이를 degree로 변환하면 24.
- 72%의 연산 정밀도를 갖는다. 설계된 위상 연산기는 MATLAB/Simulink와 FPGA 보드를 연동시킨 FPGA-in-the-loop 환경을 통해 하드웨어 기능 검증을 하였다. TSMC 0.
- 본 논문에서는 3D TOF 센서용 깊이 정보를 계산하는 하드웨어를CORDIC(COordinate Rotation DIgital Computer) 알고리듬[6] 기반의 위상연산 회로로 구현하였다. 설계된 위상 연산기의 HDL 모델을 MATLAB/ Simulink와 FPGA가 연동된 FPGA-in-the-loop 검증 환경을 통해 하드웨어 검증을 하였으며, TSMC 0.18-㎛ CMOS 셀 라이브러리로 합성하여 연산 성능을 평가하였다.
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