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문제 정의
- 본 논문은 연판정 RS 리스트 디코더에서 계산량이 매우 많은 Interpolation모듈에 새로운 스케쥴을 적용하여 하드웨어 비용을 줄인 구조를 제안하였다. 제안한 스케쥴은 Y에 대해 병렬처리를 적용하였으며 X와 다항식에 따라 순차로 처리하되 단항식 단위로 다항식의 계수를 번갈아 처리한다.
- 하지만 최소 다항식이 아닌 다항식의 갱신은 갱신되기 이전의 최소 다항식을 필요로 하므로 메모리의 참조가 불규칙적이고 빈번해 지거나 최소 다항식을 저장하기 위한 레지스터가 필요하게 된다. 이러한 문제를 해결하기 위해 단항식 단위의 순차처리 스케쥴을 제안한다. 제안한 구조는 Y에 대해 병렬처리를 하므로 하나의 다항식에서 같은 X차수를 갖는 항들의 계수는 모두 동시에 처리되고, X에 대해 오름차순으로 순차처리를 하여 X에 대해 상수항부터 시작하여 최고차항까지 진행한다.
제안 방법
- 논문 [14],[15]의 구조가 mmax = 2를 적용하였으므로 공정한 분석을 위하여 논문 [10∼11]도 동일한 파라메터를 적용하여 분석하였다. 각 논문에서 제안한 최적화 방법을 적용하였으며, AND/OR는 XOR의 3/4, MUX와 메모리 셀은 XOR와 동일하게, 레지스터는 XOR의 3배 면적으로 평가하였다[14]. 표 2에서 보는 바와 같이 제안한 구조의 효율이 가장 높게 나타났다.
- 논문 [14],[15]의 구조가 mmax = 2를 적용하였으므로 공정한 분석을 위하여 논문 [10∼11]도 동일한 파라메터를 적용하여 분석하였다.
- Interpolation에서 또 하나의 중요한 부분은 DCCU에서 구한 DC와 weighted degree를 통해 최소 다항식을 구하는 것이다. 매번 최소 다항식을 구하기 위해 다항식의 weighted degree를 계산하고 비교하는 것보다 한번 계산하여 저장해 두고, 다항식이 갱신될 때마다 차수를 갱신하고 정렬하는 것이 더 빠르고 효율적이므로 이런 기능을 갖는 POSU를 구현하여 사용한다. 식 (6)에서 보듯이 최소 다항식은 (X + x)를 곱하여 차수가 증가하지만 그 외의 다항식은 차수가 그대로 유지되므로 최소 다항식의 차수만 1을 더해주면 된다.
- 이 장에서는 제안한 구조를 RS code (n, k) = (255 , 239)에 적용하여 하드웨어 비용과 레이턴시, 처리량을 분석하고, 기존의 구조와 비교한다. 원시 다항식은 GF(28)상에서 p(x)= 1 + x2 + x3 + x4 + x8를 사용하였다.
- 이러한 문제를 해결하기 위해 단항식 단위의 순차처리 스케쥴을 제안한다. 제안한 구조는 Y에 대해 병렬처리를 하므로 하나의 다항식에서 같은 X차수를 갖는 항들의 계수는 모두 동시에 처리되고, X에 대해 오름차순으로 순차처리를 하여 X에 대해 상수항부터 시작하여 최고차항까지 진행한다. 제안한 스케쥴은 먼저 최소 다항식의 상수항을 읽어와 갱신하고 동시에 레지스터에 저장하면 이를 이용하여 다른 다항식의 상수항을 갱신하는 방법을 사용한다.
- 제안한 구조는 Y에 대해서만 병렬처리를 적용하고 X와 다항식에 대해서 순차로 처리함으로써 하드웨어비용을 줄였다. 하지만 PU단계에서 최소 다항식의 계수는 다른 후보 다항식의 갱신에 사용되고, 가장 마지막에 갱신이 이루어지기 때문에, 다항식에 대해서 순차로 처리하게 될 경우 메모리의 참조가 불규칙적이고 빈번하게 일어나게 된다.
- 하지만 PU단계에서 최소 다항식의 계수는 다른 후보 다항식의 갱신에 사용되고, 가장 마지막에 갱신이 이루어지기 때문에, 다항식에 대해서 순차로 처리하게 될 경우 메모리의 참조가 불규칙적이고 빈번하게 일어나게 된다. 제안한 구조는 다항식 단위의 순차처리가 아닌, 단항식 단위의 순차처리를 적용하여 이러한 문제를 해결하였다. 후보 다항식의 처리순서는 반복문에서 선택된 최소 다항식에 따라 달라지는데, 최소다항식이란 0이 아닌 DC를 가지며 weighted degree가 가장 작은 다항식을 말하며 Qη(X,Y)라고 표기한다.
- 이러한 스케쥴은 내부 레지스터의 수를 최소화하고 메모리의 참조를 규칙적이고 그 횟수를 줄였으며, 메모리의 구조를 단순하게 하여 면적면에서 매우 효율적이다. 제안한 구조는 병렬처리의 적용을 Y로 제한하여 하드웨어 비용을 낮추고, DCCU와 PUU의 처리를 서로 중첩하여 레이턴시를 낮추고 하드웨어 효율을 높였다. 제안한 구조는 동부하이텍 0.
- 하지만 위 식은 이중 누적덧셈의 형태를 가지고 있으므로 그대로 하드웨어에 매핑할 경우 레이턴시가 매우 크다. 제안한 구조는 식 (4)를 사용하여 DC를 구하지만 하드웨어 비용을 줄이기 위해 유한체 곱셈의 사용을 최소화하고, Y에 따라 병렬로 X와 다항식에 대해서 순차로 DC를 구한다. Y에 따라 병렬처리를 하기위해 식 (4)를 풀어쓰면 다음과 같다.
- 제안한 구조는 제어부와 함께 Verilog HDL로 모델링 되었으며, Synopsys Design Compiler를 이용하여 게이트 수준의 합성 결과를 얻었다. 동부하이텍 0.
- 또한, X의 차수가 천천히 증가하기 때문에 초기 유휴 하드웨어가 생겨 하드웨어 효율이 낮다. 제안한 구조는 하드웨어 비용을 줄이기 위해 X에 대해 순차로 Y에 대해 병렬로 처리하고 효율적인 처리를 위해 다항식의 처리 순서를 적응적으로 바꾼다. 이러한 처리순서는 내부 레지스터의 사용을 최소화하고, 함께 사용되는 데이터를 묶어서 저장함으로써 메모리 구조를 단순하게 하고, 메모리 참조의 빈도를 줄였다.
- 이를 위해 논문 [10, 11]은 다항식과 Y에 대해 병렬처리를 적용하여 높은 처리량을 얻었지만 단순한 병렬처리는(r+ 1)2만큼의 동일한 하드웨어가 필요하므로 비용이 크다. 제안한 구조는 하드웨어 비용을 줄이기 위해 다항식에 대해 순차로 데이터를 처리한다. 하지만 최소 다항식이 아닌 다항식의 갱신은 갱신되기 이전의 최소 다항식을 필요로 하므로 메모리의 참조가 불규칙적이고 빈번해 지거나 최소 다항식을 저장하기 위한 레지스터가 필요하게 된다.
- 본 논문은 연판정 RS 리스트 디코더에서 계산량이 매우 많은 Interpolation모듈에 새로운 스케쥴을 적용하여 하드웨어 비용을 줄인 구조를 제안하였다. 제안한 스케쥴은 Y에 대해 병렬처리를 적용하였으며 X와 다항식에 따라 순차로 처리하되 단항식 단위로 다항식의 계수를 번갈아 처리한다. 이러한 스케쥴은 내부 레지스터의 수를 최소화하고 메모리의 참조를 규칙적이고 그 횟수를 줄였으며, 메모리의 구조를 단순하게 하여 면적면에서 매우 효율적이다.
- 제안한 구조는 Y에 대해 병렬처리를 하므로 하나의 다항식에서 같은 X차수를 갖는 항들의 계수는 모두 동시에 처리되고, X에 대해 오름차순으로 순차처리를 하여 X에 대해 상수항부터 시작하여 최고차항까지 진행한다. 제안한 스케쥴은 먼저 최소 다항식의 상수항을 읽어와 갱신하고 동시에 레지스터에 저장하면 이를 이용하여 다른 다항식의 상수항을 갱신하는 방법을 사용한다.
이론/모형
- 5dB의 코딩이득을 얻을 수 있으므로, r = 5을 얻는다. 높은 처리량을 얻기 위해선 알고리즘 수준에서 반복문의 수를 줄이는 것이 가장 효과적이므로 리인코딩 기법을 사용했다. 리인코딩을 사용하여 반복문의 수를 계산하면 C′ = C×(n- k)/n = 3,800 × 16/255≅ 239이고, C′을 Interpolation에 적용했을 때 다항식의 X 차수를 계산하면 C ′/ (r+ 1) = 239/6≈ 40을 얻고, 이로부터 최대 X차수로 50을 사용하면, 총 레이턴시는 # C′이고, 여기서 ε는 그림 4에서 나타난 최소 다항식을 선택하고 제어신호를 발생하는데 드는 클록 수이다.
성능/효과
- 제안한 구조는 제어부와 함께 Verilog HDL로 모델링 되었으며, Synopsys Design Compiler를 이용하여 게이트 수준의 합성 결과를 얻었다. 동부하이텍 0.18㎛표준 셀 라이브러리를 사용하여 합성한 결과, 최대 동작 주파수는 200㎒이며 약 25.1K 게이트가 사용되었다.
- 제안된 구조는 Y에 대해 병렬로 처리되기 때문에 하나의 Qv는 동일한 X차수를 갖는 모든 항의 계수(#)가 처리되는 것을 의미한다. 또한, DCCU의 입력은 이전 반복문에서 PUU의 출력이므로 PUU에서 계산된 계수를 바로 DCCU에 입력하면, 두 모듈이 동시에 동작할 수 있기 때문에 높은 하드웨어 효율을 얻을 수 있고 레이턴시도 효과적으로 줄일 수 있다. 따라서, 알고리즘의 첫 DC를 계산하는 과정 이후 DCCU와 PUU는 중첩되어 동시에 동작하며, 갱신된 다항식의 계수들은 메모리에 저장됨과 동시에 바로 다음 DC를 계산하기 위해 DCCU로 보내진다.
- 이러한 처리순서는 내부 레지스터의 사용을 최소화하고, 함께 사용되는 데이터를 묶어서 저장함으로써 메모리 구조를 단순하게 하고, 메모리 참조의 빈도를 줄였다. 또한, 각 모듈간의 레이턴시가 고르고, 데이터의 처리가 중첩되어 하드웨어 효율이 높고, 적절한 처리량이 유지된다.
- 제안한 스케쥴은 Y에 대해 병렬처리를 적용하였으며 X와 다항식에 따라 순차로 처리하되 단항식 단위로 다항식의 계수를 번갈아 처리한다. 이러한 스케쥴은 내부 레지스터의 수를 최소화하고 메모리의 참조를 규칙적이고 그 횟수를 줄였으며, 메모리의 구조를 단순하게 하여 면적면에서 매우 효율적이다. 제안한 구조는 병렬처리의 적용을 Y로 제한하여 하드웨어 비용을 낮추고, DCCU와 PUU의 처리를 서로 중첩하여 레이턴시를 낮추고 하드웨어 효율을 높였다.
- 제안한 구조는 병렬처리의 적용을 Y로 제한하여 하드웨어 비용을 낮추고, DCCU와 PUU의 처리를 서로 중첩하여 레이턴시를 낮추고 하드웨어 효율을 높였다. 제안한 구조는 동부하이텍 0.18㎛표준 셀 라이브러리를 사용하여 합성한 결과 약 25.1K의 면적으로 최대 200㎒로 동작이 가능하다.
- 표 2에서 보는 바와 같이 제안한 구조의 효율이 가장 높게 나타났다. 표에서 제안한 구조의 레이턴시는 증가하였으나 하드웨어 감소에 의한 최장경로지연시간(critical path delay)이 감소되어 실제 전체 성능에 영향은 줄어들었다.
후속연구
- 제안한 구조의 성능은 중요한 어플리케이션에 적용이 가능하다. 또한 최근의 60-70nm급 DSM(Deep Sub-Micron) 반도체공정 기술을 적용할 경우 동작주파수는 쉽게 500㎒ 이상이 될 것으로 생각되며, 본 구조에 파이프라인 등과 같은 고성능 구조를 적용한다면 다항식 처리의 직렬화에 의한 디코딩 성능저하를 많이 개선할 것이라 생각된다.
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