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문제 정의
- 2010년부터 개발을 시작하였으며, 최근 TSMC 65nm로 제작 및 검증을 완료하였다. Aldebaran CPU 코어는 또한 전력효율성의 최적화 및 코어 동작의 안정성을 기본 목표로 하여 개발하였다.
제안 방법
- Aldebaran AP SoC는 Dual-Core 아키텍처에서 각 코어별 DVFS 구현을 위하여 이중 전압 도메인(Dual Voltage Domain) 및 멀티 클럭 아키텍처를 과 같이 구현하였다.
- Aldebaran CPU 코어는 다수의 파이프라인 실행 모듈로 구성되는데 와 같이 코어의 아키텍처는 3개의 도메인(Fetch, Decode, Execution)으로 구분되며 각각의 도메인은 성능 극대화를 위하여 명령어 저장소(Queue)를 각 도메인의 경계면에 구현함으로써 동작 주파수를 극대화하는 독자적인 구조를 채택하였다.
- 뿐만 아니라, 코어 복잡도는 전력소모량을 급격히 증가시켜 칩의 온도와 안정성 문제로 개발 자체가 불가능할 수 있다. Aldebaran CPU코어는 Cortex-A9급의 성능을 유지하면서도 전력효율성을 위하여 Dual-issue구조를 채택하였고, Rename register file 등 복잡한 구조를 최소화 하였다. 또한, 성능 향상을 위하여 Pre-CTI detection, Compact Branch Predictor, “Fire-and-go”Scheduler 등의 기술을 고안하고, 이를 구현하였다.
- 3GHz급 동작이 가능하고, SoC 제작시 총 5개의 PLL을 통합하였다. PLL제어 로직 동작시 CPU 코어의 클럭을 제어할 수 있으므로 CPU 코어 동작이 PLL Locking time동안 정지할 수 있는데, 이에 따른 오동작 요인이 발생하지 않도록 CDC(Clock-Domain Crossing)회로와 입력을 활용하여 PMU를 설계하였다. CPU Core0와 Core1은 상호 독립적인 Power grid로 구성되어 있어 서로 다른 전압을 인가하여 전력 소비율을 조절할 수 있으며, PLL을 통하여 별도 클럭 주파수를 인가한다.
- 또한, 성능 향상을 위하여 Pre-CTI detection, Compact Branch Predictor, “Fire-and-go”Scheduler 등의 기술을 고안하고, 이를 구현하였다.
- CPU 코어는 동작 클럭 주파수 향상을 위하여 고심도 파이프라인 구조(Deep pipelining)를 채택하는데, 이때 CTI(Control-TransferInstruction)에 의한 파이프라인 초기화 오버헤드(Pipeline Cleaning Overhead)는 성능 저하의 직접적인 요인이다. 이를 최소화하기 위하여 소면적의 분기 예측기(Branch Predictor)를 구현하였다. 분기 예측기는 코어 동작 중에 분기명령어(CTI)의 위치와 목 적 어 드 레 스 (Target Address)를 기록하여 분기명령어 이후의 명령어를 예측하는 모듈이다.
- Aldebaran AP SoC는 두 개의 Aldebaran Core 와 FMC, USB, SDC, SMC등의 스토리지IP, VC(Video Controller), AC97, DMA와 같은 미디어IP I2C, UART, PWM, Timer 등의 Legacy IP를 통합한 AP이다. 최대의 성능 및 최고의 전력 효율성을 목표로 TSMC 65nm 공정으로 제작하여 14mmx14mm, 400pin 패키지로 구성하였다.
대상 데이터
- NVIDIA는 15년 이상 축적된 자체 GPU기술을 보유하고 있으며, Qualcomm은 AMD의 모바일 GPU사업부 인수, Apple사는 Imagination Technologies사를 실제적으로 인수한 결과이며, 반면 삼성전자의 경우 ARM사의 IP를 적극적으로 도입하는 상황에 있다. 제작 공정의 경우 Apple사와 삼성은 삼성의 32nm 공정을, NVIDIA와 Qualcomm등은 TSMC의 45nm에서 20nm 공정으로 이동하고 있는 상황에 있다. 삼성과 경쟁관계에 있는 Apple사는 TSMC로의 Fab.
성능/효과
- Aldebaran AP SoC 제작 후 100개의 SoC 샘플에 대하여 F-V Shmoot Plot을 측정한 결과 최저전압 동작 300MHz@0.7V, 목표 주파수 동작 800MHz@1.15V을 실험적으로 확인하였다.
- Aldebaran AP SoC의 해당 동작 주파수별 최저 전압에서 전력을 측정한 결과 800MHz에서 192mW/Core 의 소비 전력이 소모되어 0.24mW/MHz의 에너지효율을 보였다. 동작전압 0.
- 2GHz) 및 PMIC(Power Management IC) 제어를 통하여 동작 전압을 제어할 수 있다. PLL은 5us의 Locking time을 가지는 1.3GHz급 동작이 가능하고, SoC 제작시 총 5개의 PLL을 통합하였다. PLL제어 로직 동작시 CPU 코어의 클럭을 제어할 수 있으므로 CPU 코어 동작이 PLL Locking time동안 정지할 수 있는데, 이에 따른 오동작 요인이 발생하지 않도록 CDC(Clock-Domain Crossing)회로와 입력을 활용하여 PMU를 설계하였다.
- AP는 2010년경부터 본격적으로 개발되기 시작하여 최근 3년 동안 듀얼코어(Dual-Core), 쿼드코어(Quad-Core), 옥타코어(Octa-Core)로 발전하여 왔다. 멀티코어를 구성하는 각 코어의 성능은 아키텍처 개선 및 공정 발전에 따라서 1.0GHz@45nm에서 1.8GHz@28nm의 코어 주파수에 도달하였다.
- 또한, 국내에서 개발한 옥타코어 AP의 경우, 8개의 코어가 별도의 작업을 처리하기 보다는 4개의 Cortex-A15 각각에 대하여 저전력으로 상보적인 동작을 하는 Cortex-A7을 통합한 구조이므로 옥타코어라기 보다는 저전력 구조의 쿼드코어 AP라고 할 수 있다. 즉, 멀티코어 AP의 개발 속도가 AP 개발 초기의 산업 전망에 비해서 약화되었음을 알 수 있는데, 이는 AP의 소모전력 감소 기술력이 한계에 이르렀음을 보이는 것이다.
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<표 2> Aldebaran CPU Core의 기술적 특성
특히, Aldebaran AP SoC 제작 결과, 65nm에서 800MHz 동작을 2.76mm2 의 적은 면적으로 구현할 수 있었으며, 1.9 Coremark의 성능을 보였다
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후속연구
- 셋째, 고성능 초저전력 AP는 스마트폰이나 태블릿 PC를 넘어서 개인용 슈퍼컴퓨터급 신제품에 적용될 것이다. Calxeda, Caviuum 등의 해외 기업은 ARM 코어 기반의 Many-Core를 개발하고 있으며, Adapteva는 독자적인 RISC 코어를 기반으로 32개 또는 64개의 코어를 단일칩에 집적한 초고성능 AP를 이미 생산하고 있는 상황이다.
- 둘째, 국내의 특정 대기업을 중심으로 모바일 AP 시장에서 상당한 강세를 보이고 있지만, 실제로 스마트폰의 순이익률 측면에서는 Apple사에 비하여 고전을 면치 못하고 있다. 이러한 현상의 원인은 코어, GPU, SoC, OS에 이르기까지 수직적인 핵심 IP 확보 체계를 유지하려는 노력의 부재에 있다고 할 것이다. 지금부터라도 핵심 IP, CPU 코어, GPU 및 운영체제 기술 확보를 위한 투자가 절실하다고 볼 수 있다.
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