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디지털콘텐츠학회 논문지 = Journal of Digital Contents Society, v.14 no.1, 2013년, pp.1 - 5
윤충모 (서일대학교 정보전자과) , 김재진 (강동대학교 신재생에너지과)
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In this paper a study of efficient CPLD low power algorithm is proposed. Proposed algorithm applicate graph partition method using DAG. Circuit representation DAG. Each nodes set up cost. The feasible cluster create according to components of CPLD. Created feasible cluster generate power consumption...
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| 핵심어 | 질문 | 논문에서 추출한 답변 |
|---|---|---|
| CPLD 저전력 알고리즘에서 회로의 분할점을 출력이 가장 많은 노드를 대상으로 분할한다면 어떤 단점이 있는가? | [5][6][8][9] 그러나 기존에 제안된 CPLD 저전력 알고리즘은 회로의 분할점을 출력이 가장 많은 노드를 대상으로 분할을 수행하였다. 이러한 분할 방법은 매핑 가능 클러스터의 수를 증가시킬 수 있으며 입력 변수의 수와 무관하게 진행되어 회로 전체의 스위칭 동작을 감소시키는데 비효율적이라는 단점이 있다. | |
| 노드의 캐패시턴스를 줄이기 위해서는 무엇을 해야하는가? | 전력 소모의 원인 중에서 가장 큰 비중을 차지하는 동적 전력(dynamic power)으로 노드(node)의 캐패시턴스(capacitance)를 감소시키는 연구에 중점을 두고 있다.[1] 노드의 캐패시턴스를 줄이는 위해서는 노드의 스위칭 동작(switching activity)을 감소시켜야 하며 다양한 알고리즘들이 제안되고 있다.[2][3][4] CPLD(Complex Programmable Logic Device) 기술 매핑 알고리즘으로는 TMCPLD(Technology Mapping CPLD)이 있으며, 시간제약조건과 면적으로 고려한 알고리즘으로는 시간제약 조건과 면적을 고려한 효율적인 CPLD 알고리즘이 있고 저전력을 고려한 알고리즘으로는 상관관계에 의한 CLB(Common Logic Block) 구조의 CPLD 저전력 기술 매핑 알고리즘이 있다. | |
| CPLD는 무엇으로 구성되어 있는가? | DAG 형태인 전체 회로를 소자에 구현하기 위해서는 소자를 구성하고 있는 구성 요소의 형태에 맞도록 회로를 분할하여 매핑 할 수 있는 매핑 가능 클러스터(FC : Feasible Cluster)를 생성하여야 한다. CPLD는 CLB와 LE(Logic Element)로 구성되어 있으며 공통된 제한 사항은 OR텀 수 이다. 따라서 매핑 가능 클러스터의 값은 다음 식 (2)와 같이 표현된다. |
S. Devadas, S. malik, "A Survey of Optimization Techniques Targeting Low Power VLSI Circuits", in Proc. 32nd DAC, pp.242-247, June 1995.
A. Chandrakasan, T. Sheng, and R. Brodersen, "Low Power CMOS Digital Design", Journal of Solid State Circuits, vol. 27, no. 4, pp. 473-484, April 1992.
S. ErColani, M. Favalli, M. Damiani, P. Olivo, B. Ricco, "Testability measures in pseudorandom testing", IEEE Trans. Computer-Aided Design., vol. 11, pp.794-800, 1992, June
J. Cong and Y. Ding, "Flow Map : An 'Optimal Technology Mapping Algorithm for Delay Optimization in Lookup-Table Based FPGA Designs", IEEE Transactions on Computer-Aided Design of Integrated Circuit and Systems, Vol. 13, No. 1, January 1994, pp.1-11
Jason Helge Anderson, Stephen Dean Brown, "Technology Mapping for Large Complex PLDs", Design Automation Conference, 1998, pp. 698-703
Jae-Jin Kim, Hi-Seok Kim, Chi-Ho Lin, "A New Technology Mapping for CPLD under the time constraint" ASP-DAC, pp.235-238, January 2001.
E. M. Sentovice, K. J. Singh, L. Lavagno, C. Moon, R. Murgai, A. Saldanha, H. Savoj,. P. R. Stephan, R. K. Brayton, A. Sangiovanni-Vincentelli, "SIS : A system for sequential Circuit Synthesis", Technical Report UCM/ERL M92/41, Electronics Research Laboratory, Department of Electrical Engineering and Computer Science, University of California, berkeley, 1992
Kim. Jae Jin, Lee. Kwan Houng, "An Efficient CPLD Technology Mapping considering Area and the Time Constraint", Journal of The Korea Socirty of Computer and Information, Vol. 10, No. 3, pp. 11-18, 2005
Kim. Jae Jin, Lee. Kwan Houng, "CLB-Based CPLDLow Power Technology Mapping Algorithm for Trade-off", Journal of The Korea Socirty of Computer and Information, Vol. 10, No. 2, pp. 49-57, 2005
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