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[국내논문] 태스크에 따른 저전력 알고리즘에 관한 연구
A Study on the Low Power Algorithm for a Task 원문보기

디지털콘텐츠학회 논문지 = Journal of Digital Contents Society, v.14 no.1, 2013년, pp.59 - 64  

김재진 (강동대학교 신재생에너지과)

초록
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본 논문에서는 태스크에 따른 저전력 알고리즘을 제안하였다. 태스크는 시스템의 작업 수행에 필요한 프로세서의 내부와 외부의 자원을 의미한다. 태스크에 따라 저전력 회로를 구현하기 위해서는 각각의 태스크에 대한 생존시간과 호출횟수를 분석한다. 회로 전체의 소모 전력을 감소하기위해서는 소모 전력이 가장 높은 태스크의 소모 전력을 우선 줄여 저전력 회로를 구현할 수 있다. 따라서 소모 전력이 최대인 태스크를 우선 선별하여야 한다. 소모 전력이 최대인 태스크는 태스크의 생존시간과 호출횟수를 고려하여 순위를 선정한다. 태스크의 생존시간이 길면서 호출횟수가 많은 태스크의 경우 가장 큰 소모 전력을 발생시키는 태스크이므로 소모 전력을 감소시킬 최우선 순위가 된다. 소모 전력이 최대인 태스크로부터 생존 시간과 호출횟수를 이용하여 저전력 회로로 구현하기 위한 주파수를 결정하여 회로 전체의 소모 전력을 감소시킨다. 또한, 생존 시작 시간에서 생존 마지막 시간까지 계속해서 최소의 소모 전력으로 태스크를 유지시켜 전체 소모 전력을 감소시킨다. 실험 결과 [7] 알고리즘에 비해 5.43%의 전력 소모가 감소된 결과를 나타내었다.

Abstract ▼ AI-Helper 아이콘AI-Helper

In this paper, we proposed low power algorithm for a task. The task means the inside of a necessary processor and external resources to work accomplishment of a system. Each task analyzes a life time and a number of called for implement a low power circuit. First of all, reduce power consumption of ...

Keyword

#소모전력   #저전력   #태스크   #생존시간   #호출횟수  

AI 본문요약
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문제 정의

  • 본 논문에서는 태스크에 따른 저전력 알고리즘을 제안하였다.
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핵심어 질문 논문에서 추출한 답변
이동기기의 발전이 지속적으로 이루어지는 이유는 무엇인가? 이동기기의 발전은 수요와 적용분야가 증가되면서 지속적으로 발전되어 가고 있다. 이러한 발전은 고사양의 제품에 대한 기대를 높여가고 있다.
고성능의 제품을 제공하기 위해 필요한 것은? 이러한 발전은 고사양의 제품에 대한 기대를 높여가고 있다. 고성능의 제품을 제공하기 위해서는 고사양의 프로세서(processor)와 주변기기를 필요로 한다. 그러나 고사양의 제품은 높은 소모 전력이 요구되어 제한적인 배터리의 용량으로 사용시간을 증가시키기 위해서는 개발된 저전력 프로세서를 이용하여 이동 기기를 개발하여야 한다.
저전력 프로세서를 만들기 위해 제안된 방법에는 무엇이 있는가? 그러나 고사양의 제품은 높은 소모 전력이 요구되어 제한적인 배터리의 용량으로 사용시간을 증가시키기 위해서는 개발된 저전력 프로세서를 이용하여 이동 기기를 개발하여야 한다. 프로세서의 소모 전력을 줄이기 위한 방법으로 클럭 게이팅(clock gating)을 이용한 방법과 스케줄링(scheduling) 방법, 실시간 시스템 기반의 외/내부 슬랙(external/internal slack)을 활용한 DVS(Dynamic Voltage Scaling) 방법 등이 제안되었다.[1][2][3][4][5][6] 이러한 방법들은 프로세서의 주파수를 고려하여 최소 소모 전력을 갖는 주파수를 결정하는 방법들이 대부분이었으며 주어진 시간제한 조건에 맞도록 프로세서의 동작 시간을 제한한 후 제한된 시간 제약 조건 중에서 가장 소모 전력이 작은 주파수를 찾아 프로세서의 소모 전력을 줄이는 방법이었다.
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참고문헌 (9)

  1. A. Chandrakasan, R. Brodersen, "Low power digital CMOS design," Kluwer Academic Publishers, 1995. 

  2. Qing Wu, Massoud Pedram, Xunwei Wu, "Clock-Gating and Its Application to Low Power Design of Sequential Circuits," IEEE Custom Interated Circuits Conference, pp.479-482, 1997. 

  3. D. Garrett, M. Stan, and A. Dean, "Challenges in clock gating for a low-power ASIC methodology, " in Proc. ISLPED, San Diego, CA, pp. 176-181, August, 1999 

  4. T.Mudge, "power:a first-class architectural design constraint, " IEEE COMPUT., vol. 34, no. 4, p.52-58, April, 2001 

  5. Pietro Babighian, Enrico Macii, "A Scalable Algorithm for RTL Insertion of Gated Clocks Based on ODCs Computation, " IEEE transactions on Computer-Aided Design of Integrated Circuits And Systems, vol.24, no. 1, pp.29-42, Jaunuary 2005 

    상세보기 crossref

  6. Padamnabhan Pillai, Kang G. Shin, "Real time Dynamic voltage scaling for low power embedded operating system", In Proceeding of the 18th ACM symposium on Operating System Principles(SOSP-01), pp.89-102, 2001 

  7. Kim. Jae Jin, Kang. Jin Gu, Hur. Hwa Ra, Yun. Choong Mo," A Frequency Selection Algorithm for Power Consumption Minimization of Processor in Mobile System", The Journal of Korea Society of Digital Industry and Information Management, vol. 4, No.1, pp. 9-16, 2008 

  8. Kim. Jae Jin, "A Study of Low Power Algorithm for a Task under the Time Constraint", The Journal of Korea Institute of Information Technology, vol. 7, No. 6, pp. 27-34, 2009 

  9. Youn. Choong Mo, Kim. Jae Jin, "A study of FPGA Algorithm for consider the Power Consumption", Journal of Digital Contents Society, vol. 13, No. 1, pp.37-41, 2012 

    원문보기 상세보기 crossref

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