[논문]SiGe 에피 공정기술을 이용하여 제작된 초 접합 금속-산화막 반도체 전계 효과 트랜지스터의 시뮬레이션 연구

이훈기; 박양규; 심규환; 최철종

SiGe 에피 공정기술을 이용하여 제작된 초 접합 금속-산화막 반도체 전계 효과 트랜지스터의 시뮬레이션 연구
Simulation Studies on the Super-junction MOSFET fabricated using SiGe epitaxial process 원문보기

반도체디스플레이기술학회지 = Journal of the semiconductor & display technology, v.13 no.3, 2014년, pp.45 - 50

이훈기 (전북대학교 반도체화학공학부 반도체 물성 연구소) , 박양규 (전북대학교 반도체화학공학부 반도체 물성 연구소) , 심규환 (전북대학교 반도체화학공학부 반도체 물성 연구소) , 최철종 (전북대학교 반도체화학공학부 반도체 물성 연구소)

Abstract ▼ AI-Helper

In this paper, we propose a super-junction MOSFET (SJ MOSFET) fabricated through a simple pillar forming process by varying the Si epilayer thickness and doping concentration of pillars using SILVACO TCAD simulation. The design of the SJ MOSFET structure is presented, and the doping concentration of pillar, breakdown voltage ($V_{BR}$) and drain current are analyzed. The device performance of conventional Si planar metal-oxide semiconductor field-effect transistor(MOSFET), Si SJ MOSFET, and SiGe SJ MOSFET was investigated. The p- and n-pillars in Si SJ MOSFET suppressed the punch-through effect caused by drain bias. This lead to the higher $V_{BR}$ and reduced on resistance of Si SJ MOSFET. An increase in the thickness of Si epilayer and decrease in the former is most effective than the latter. The implementation of SiGe epilayer to SJ MOSFET resulted in the improvement of $V_{BR}$ as well as drain current in saturation region, when compared to Si SJ MOSFET. Such a superior device performance of SiGe SJ MOSFET could be associated with smaller bandgap of SiGe which facilitated the drift of carriers through lower built-in potential barrier.

주제어

AI 본문요약
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문제 정의

본 논문에서는 SILVACO TCAD 시뮬레이션을 이용하여 실리콘 평면 금속-산화막 반도체 전계 효과 트랜지스터, 실리콘 초 접합 금속-산화막 반도체 전계 효과 트랜지스터, 실리콘-게르마늄 초 접합 금속-산화막 반도체 전계 효과 트랜지스터의 소자 특성을 연구하였다. 실리콘 초 접합 금속-산화막 반도체 전계 효과 트랜지스터의 경우, 필라에 의해 드레인 전압 인가에 따른 공핍층 확장이 억제되어 실리콘 평면 금속-산화막 반도체 전계 효과 트랜지스터 보다 높은 항복 전압 특성이 나타남을 알 수 있었다.
본 연구에서는 SILVACO TCAD 시뮬레이션을 이용하여 주요 공정 변수 별 초 접합 금속-산화막 반도체 전계 효과 트랜지스터의 특성변화에 대해 연구하였다. 특히, 실리콘-게르마늄 에피 공정이 적용된 초 접합 금속-산화막 반도체 전계 효과 트랜지스터가 향 후 전력 소자 응용에 매우 효율적으로 적용될 수 있다는 것을 보이려고 한다.

가설 설정

(b) p-/n-pillar concentration of 1 × 1014 /cm3 .

제안 방법

P-바디, p-필라 및 n-필라의 도핑 농도는 실리콘 초 접합 금속-산화막 반도체 전계 효과 트랜지스터와 동일하지만, 실리콘 에피 대신에 게르마늄의 농도가 10 % 인 실리콘-게르마늄 화합물을 32.5 µm 두께로 N+ (100) 실리콘 기판 위에 에피성장하였다.
다음으로, 전하 균형 효과를 극대화하기 위하여 p-필라와 n-필라 영역의 도핑농도를 1 × 1015 /cm3로 동일하게 하였고, 필라 폭 크기를 각각 4 µm씩 유지하였다.
이는 채널 재료로 사용된 실리콘의 물성 한계에 기인한다. 따라서 실리콘 대신 물성이 우수한 실리콘-게르마늄 화합물 반도체 재료를 사용하여 초 접합 금속-산화막 반도체 전계 효과 트랜지스터 특성을 시뮬레이션 하였다. Fig.
실리콘 게르마늄 초 접합 금속-산화막 반도체전계 효과 트랜지스터의 시뮬레이션을 위해서 실리콘 초 접합 금속-산화막 반도체 전계 효과 트랜지스터와 같은 구조로 공정을 진행하였다. P-바디, p-필라 및 n-필라의 도핑 농도는 실리콘 초 접합 금속-산화막 반도체 전계 효과 트랜지스터와 동일하지만, 실리콘 에피 대신에 게르마늄의 농도가 10 % 인 실리콘-게르마늄 화합물을 32.
실리콘 에피층 두께 증가로 인해 수반될 수 있는 문제점을 해결하기 위해서 p-필라와 n-필라의 농도를 1 × 1014 /cm3 로 감소시킨 후 시뮬레이션 하였다.
초 접합 금속-산화막 반도체 전계 효과 트랜지스터의 항복 전압 특성을 더욱 향상 시키기 위하여 실리콘에피층의 두께와 필라의 도핑 농도를 변경하여 시뮬레이션을 수행하였다. Fig.

대상 데이터

시뮬레이션을 하는데 있어 모든 소자 제작 공정은 인이 1 × 1018 /cm3 핑된 N+ (100) 실리콘 기판을 사용하였으며, 추가로 인이1 × 1019/cm3 만큼 도핑된N+ 폴리실리콘을 게이트 전극으로, 알루미늄을 소스 및 드레인영역 접합용 금속 전극으로 사용하였다.
인의 도핑농도가 1 × 1015 /cm3인 실리콘 층을 N+(100) 실리콘 기판위에 32.5 µm 두께로 에피 성장하였다.

이론/모형

Fig. 1과 같은 구조의 실리콘 초 접합과 평면 금속-산화막 반도체 전계 효과 트랜지스터, 실리콘-게르마늄 초 접합 금속-산화막 반도체 전계 효과 트랜지스터를 SILVACO TCAD를 이용하여 시뮬레이션 하였다. 시뮬레이션을 하는데 있어 모든 소자 제작 공정은 인이 1 × 10¹⁸/cm³ 핑된 N+ (100) 실리콘 기판을 사용하였으며, 추가로 인이1 × 10¹⁹/cm³ 만큼 도핑된N+ 폴리실리콘을 게이트 전극으로, 알루미늄을 소스 및 드레인영역 접합용 금속 전극으로 사용하였다.

성능/효과

3(b)은 이에 대한 드레인 전류 – 드레인 전압 특성 곡선 시뮬레이션 결과로 p-필라와 n-필라의 농도가 1 × 10¹⁵/cm³인 Fig. 2(b)보다 증가된 항복 전압 (402 ~ 480 V)이 나타남을 알 수 있지만 실리콘 에피층의 두께를 증가시킨 구조보다는 낮은 항복 전압을 나타내었다. 즉, 항복 전압 특성 향상 측면에서 필라의 도핑 농도를 감소시키는 것 보다는 에피 두께를 증가시키는 것이 훨씬 효과적이다.
두 소자 모두 게이트 전압이 증가함에 따라 항복 전압이 감소하였다. 그러나, 실리콘 평면 금속-산화막 반도체 전계 효과 트랜지스터의 항복 전압이 실리콘 초 접합 금속-산화막 반도체 전계 효과 트랜지스터와 비교하여 약 2배 이상 낮은 것을 관찰 할 수 있었다. 더욱이, 평면 금속-산화막 반도체 전계 효과 트랜지스터는 초 접합 금속-산화막 반도체 전계 효과 트랜지스터와 달리 포화 상태 영역에서 드레인 전류가 평형을 이루지 못하고 드레인 전압이 증가할수록 그 값이 급격히 증가하는 펀치스루 효과가 지배적 이었다.
그러나, 실리콘 평면 금속-산화막 반도체 전계 효과 트랜지스터의 항복 전압이 실리콘 초 접합 금속-산화막 반도체 전계 효과 트랜지스터와 비교하여 약 2배 이상 낮은 것을 관찰 할 수 있었다. 더욱이, 평면 금속-산화막 반도체 전계 효과 트랜지스터는 초 접합 금속-산화막 반도체 전계 효과 트랜지스터와 달리 포화 상태 영역에서 드레인 전류가 평형을 이루지 못하고 드레인 전압이 증가할수록 그 값이 급격히 증가하는 펀치스루 효과가 지배적 이었다. 즉, 펀치 스루 현상에 의해 낮은 드레인 전압에도 누설 전류의 양이 증가하여 항복전압이 감소함을 알 수 있다[10].
4는 게르마늄 함량이 10% 인 실리콘-게르마늄 에피 층을 이용한 초 접합 금속-산화막 반도체 전계 효과 트랜지스터의 드레인 전류 – 드레인 전압 특성 곡선에 대한 시뮬레이션 결과이다. 동일한 도핑농도와 두께를 갖는 실리콘 에피 층을 이용하여 제작된 초 접합 금속-산화막 반도체 전계 효과 트랜지스터와 비교하여 항복 전압 특성이 향상됨과 동시에 포화 상태의 드레인 전류가 증가된 것을 알 수 있다. 이는 실리콘-게르마늄 화합물 이 실리콘보다 밴드갭이 작기 때문에, 동일한 턴-온 전압에서 캐리어들이 P/N 접합 장벽을 쉽게 넘어갈 수 있게 되기 때문이다[14-15].
본 논문에서는 SILVACO TCAD 시뮬레이션을 이용하여 실리콘 평면 금속-산화막 반도체 전계 효과 트랜지스터, 실리콘 초 접합 금속-산화막 반도체 전계 효과 트랜지스터, 실리콘-게르마늄 초 접합 금속-산화막 반도체 전계 효과 트랜지스터의 소자 특성을 연구하였다. 실리콘 초 접합 금속-산화막 반도체 전계 효과 트랜지스터의 경우, 필라에 의해 드레인 전압 인가에 따른 공핍층 확장이 억제되어 실리콘 평면 금속-산화막 반도체 전계 효과 트랜지스터 보다 높은 항복 전압 특성이 나타남을 알 수 있었다. 반면 실리콘 평면 금속-산화막 반도체 전계 효과 트랜지스터의 경우, 펀치-스루 현상에 의해 낮은 드레인 전압에도 누설 전류의 양이 증가하여 항복 전압이 급격히 감소함을 관찰하였다.
반면 실리콘 에피 대신 실리콘-게르마늄 에피를 적용한 초 접합 금속-산화막 반도체 전계 효과 트랜지스터의 경우, 동일 구조의 실리콘 초 접합 금속-산화막 반도체 전계 효과 트랜지스 터보다 항복 전압과 포화 상태의 드레인 전류가 동시에 증가되었으며, 이는 실리콘-게르마늄의 밴드갭이 실리콘보다 작기 때문에 빌트-인 장벽 높이가 낮아져 캐리어들이 보다 쉽게 이동할 수 있기 때문으로 판단된다. 즉, 우수한 물성을 갖는 실리콘-게르마늄 화합물 반도체를 이용하여 초 접합 금속-산화막 반도체 전계 효과 트랜지스터를 제작 할 경우, 기존의 실리콘 초 접합 금속산화막 반도체 전계 효과 트랜지스터보다 향상된 동작 특성을 갖는 소자를 구현 할 수 있다.
2(b)보다 증가된 항복 전압 (402 ~ 480 V)이 나타남을 알 수 있지만 실리콘 에피층의 두께를 증가시킨 구조보다는 낮은 항복 전압을 나타내었다. 즉, 항복 전압 특성 향상 측면에서 필라의 도핑 농도를 감소시키는 것 보다는 에피 두께를 증가시키는 것이 훨씬 효과적이다. 또한, 게이트 전압이 3.
반면 실리콘 평면 금속-산화막 반도체 전계 효과 트랜지스터의 경우, 펀치-스루 현상에 의해 낮은 드레인 전압에도 누설 전류의 양이 증가하여 항복 전압이 급격히 감소함을 관찰하였다. 초 접합 금속-산화막 반도체 전계 효과 트랜지스터의 항복 전압 특성을 향상시키는 관점에서 필라의 도핑농도를 감소시키는 것 보다는 실리콘 에피 층의 두께를 증가시키는 것이 보다 효과적이었다. 이는 저농도의 필라를 적용할 경우, 소자의 저항이 증가하여 전류의 흐름을 억제하기 때문이다.

후속연구

더욱이, 실제 실리콘-게르마늄 에피 공정에 있어 게르마늄 함량이 증가함에 따라 실리콘과의 격자상수 차이가 커지게 되고, 이로 인하여 많은 양의 결정 결함이 자발적으로 형성되어, 다량의 누설전류가 발생하는 문제점이 발생할 수 있다[16]. 따라서 본 시뮬레이션 결과를 바탕으로 고품질의 실리콘-게르마늄 에피 공정 최적화를 통해 고성능의 초 접합 금속-산화막 반도체 전계 효과 트랜지스터 구현이 가능할 것으로 예측된다.
본 연구에서는 SILVACO TCAD 시뮬레이션을 이용하여 주요 공정 변수 별 초 접합 금속-산화막 반도체 전계 효과 트랜지스터의 특성변화에 대해 연구하였다. 특히, 실리콘-게르마늄 에피 공정이 적용된 초 접합 금속-산화막 반도체 전계 효과 트랜지스터가 향 후 전력 소자 응용에 매우 효율적으로 적용될 수 있다는 것을 보이려고 한다.

질의응답

핵심어	질문	논문에서 추출한 답변
	초 접합 금속-산화막 반도체 전계 효과 트랜지스터는 무엇을 위해 개발되었는가?	전력 소자의 한 종류인 초 접합 금속-산화막 반도체 전계 효과 트랜지스터는 실리콘 기반의 일반적인 전계 효과 트랜지스터의 항복 전압 대비 온-저항의 트레이드 오프 특성을 보완하기 위하여 개발되었다[1]. 지금까지 초 접합 금속-산화막 반도체 전계 효과 트랜지스터의 성능을 향상시키기 위하여 다양한 공정 기술이 개발되어 왔다.
	초 접합 금속-산화막 반도체 전계 효과 트랜지스터는 무엇을 수행함으로써 전계 효과 트랜지스터의 항복 전압 대비 온-저항의 트레이드 오프 특성을 보완하는가?	지금까지 초 접합 금속-산화막 반도체 전계 효과 트랜지스터의 성능을 향상시키기 위하여 다양한 공정 기술이 개발되어 왔다. 예를 들어, P 영역과 N영역의 도핑 농도를 최적화하여 전하 균형을 유지함으로써 항복 전압은 높지만 상대적으로 온-저항의 증가 비율을 최소화 할수 있다[2]. 또한, 다층 에피 공정을 이용한 기술[3-4]과 더불어 트랜치 필링 기술을 통하여 약 600 V 이상의 높은 항복 전압을 가지는 초 접합 금속-산화막 반도체 전계 효과 트랜지스터 소자를 구현할 수 있다[5-6].
	실리콘-게르마늄의 장점은?	최근 화합물 반도체 재료를 이용하여 기존의 실리콘 반도체 소자의 성능을 획기적으로 개선하려는 많은 연구가 진행되고 있다[7-9]. 다양한 화합물 반도체 재료 중 실리콘-게르마늄은 공정이 용이하고 저 비용, 대면† 적으로 생산할 수 있는 장점을 가지고 있으며, 실리콘보다 월등히 빠른 전자의 이동도와 낮은 밴드갭을 가지는 우수한 특성으로 인하여 고주파, 저전력, 비메모리 소자 등에 적용되고 있다. 이러한 우수한 실리콘-게르마늄의 물성에도 불구하고 아직 이을 이용하여 초접합 금속-산화막 반도체 전계 효과 트랜지스터를 구현하기 위한 연구는 극히 제한적으로 진행되고 있다.

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저자의 다른 논문 :

표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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