A thin Cu seed layer for electroplating has been employed for decades in the miniaturization and integration of printed circuit board (PCB), however many problems are still caused by the thin Cu seed layer, e.g., open circuit faults in PCB, dimple defects, low conductivity, and etc. Here, we studied...
A thin Cu seed layer for electroplating has been employed for decades in the miniaturization and integration of printed circuit board (PCB), however many problems are still caused by the thin Cu seed layer, e.g., open circuit faults in PCB, dimple defects, low conductivity, and etc. Here, we studied the effect of heat treatment of the thin Cu seed layer on the deposition rate of electroplated Cu. We investigated the heat-treatment effect on the crystallite size, morphology, electrical properties, and electrodeposition thickness by X-ray diffraction (XRD), atomic force microscope (AFM), four point probe (FPP), and scanning electron microscope (SEM) measurements, respectively. The results showed that post heat treatment of the thin Cu seed layer could improve surface roughness as well as electrical conductivity. Moreover, the deposition rate of electroplated Cu was improved about 148% by heat treatment of the Cu seed layer, indicating that the enhanced electrical conductivity and surface roughness accelerated the formation of Cu nuclei during electroplating. We also confirmed that the electrodeposition rate in the via filling process was also accelerated by heat-treating the Cu seed layer.
A thin Cu seed layer for electroplating has been employed for decades in the miniaturization and integration of printed circuit board (PCB), however many problems are still caused by the thin Cu seed layer, e.g., open circuit faults in PCB, dimple defects, low conductivity, and etc. Here, we studied the effect of heat treatment of the thin Cu seed layer on the deposition rate of electroplated Cu. We investigated the heat-treatment effect on the crystallite size, morphology, electrical properties, and electrodeposition thickness by X-ray diffraction (XRD), atomic force microscope (AFM), four point probe (FPP), and scanning electron microscope (SEM) measurements, respectively. The results showed that post heat treatment of the thin Cu seed layer could improve surface roughness as well as electrical conductivity. Moreover, the deposition rate of electroplated Cu was improved about 148% by heat treatment of the Cu seed layer, indicating that the enhanced electrical conductivity and surface roughness accelerated the formation of Cu nuclei during electroplating. We also confirmed that the electrodeposition rate in the via filling process was also accelerated by heat-treating the Cu seed layer.
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문제 정의
본 논문에서는 삼성전기(주)에서 제공 받은 resin기판 위에 무전해 동도금으로 Cu seed layer를 형성하고 열처리를 통해서 온도에 따른 구리 박막의 물성변화와 이에 따른 전해 동도금의 두께 양상에 대하여 살펴보았다. 그리고 via fill 도금을 통해 딤플 불량 개선 여부 또한 살펴보았다.
본 연구에서는 열처리를 통한 Cu seed layer의 전기전도도 향상을 유도하여 전해 동도금의 전착 속도를 증가시킴으로써 도금불량을 개선하고자 하였다. 무전해 동도금을 이용하여 0.
제안 방법
Cu seed layer의 두께 측정을 위해서 FE-SEM을 이용하여 무전해동도금을 진행한 각 시편의 측면 이미지를 구하였다. 그 후 각각의 시편에 따라서 Furnace를 이용하여 공기분위기에서 열처리를 진행하였다.
Cu seed layer의 열처리를 통한 전착속도와 딤플 도금 불량의 개선 여부 사이의 상관관계를 살펴보기 위해 via fill 도금을 했다. 시편은 삼성전기에서 제공받은 via hole이 생성된 시료를 이용하였으며, 에칭과 전처리 과정을 거쳐 무전해 동도금 통해 Cu seed layer를 형성하였다.
Cu seed layer의 두께 측정을 위해서 FE-SEM을 이용하여 무전해동도금을 진행한 각 시편의 측면 이미지를 구하였다. 그 후 각각의 시편에 따라서 Furnace를 이용하여 공기분위기에서 열처리를 진행하였다. 온도에 따른 Cu seed layer의 미세조직 및 특성변화를 살펴보기 위하여 100, 120, 150, 180, 200 ℃의 조건에서 5분간 열처리를 진행하였으며 열처리 이후에는 공기 중에서 서냉하였다.
본 논문에서는 삼성전기(주)에서 제공 받은 resin기판 위에 무전해 동도금으로 Cu seed layer를 형성하고 열처리를 통해서 온도에 따른 구리 박막의 물성변화와 이에 따른 전해 동도금의 두께 양상에 대하여 살펴보았다. 그리고 via fill 도금을 통해 딤플 불량 개선 여부 또한 살펴보았다.
도금은 5, 10, 15분 동안 하였고 각각의 시편의 Cu seed layer 두께를 측정하여 목표치인 0.6 µm 두께에 근접한 시간을 정하도록 하였다.
표면의 거칠기가 작을수록 전기전도성은 향상되며 그 위에 쌓이는 다른 물질의 결정성 또한 향상되므로 Cu seed layer의 표면을 관찰하는 과정이 필요했다. 따라서 표면 관찰에 많이 사용되는 AFM 기기를 이용하여 온도에 따른 열처리를 진행한 시편의 표면거칠기를 측정하였다. 열처리된 시편의 전기전도도 측정을 위해 4-point probe를 이용하여 온도에 따른 열처리를 진행한 시편의 면저항을 측정하였다.
본 연구에서는 열처리를 통한 Cu seed layer의 전기전도도 향상을 유도하여 전해 동도금의 전착 속도를 증가시킴으로써 도금불량을 개선하고자 하였다. 무전해 동도금을 이용하여 0.6 µm 두께의 Cu seed layer을 형성한 뒤 열처리를 진행하였을 때 물성의 변화 및 전해 동도금의 전착 두께 양상을 연구한 결과 다음과 같은 결과를 얻을 수 있었다. 1) Cu seed layer의 열처리 온도가 증가할수록 Cu 결정 사이즈는 증가하였다.
6 µm 와 2 µm 이다. 앞서 서론에서 언급한 것과 같이 향후 공정에 적용 시 식각량을 줄이기 위해, 이후 실험에서는 무전해 동도금을 5분간 수행하여 얇은 Cu seed layer를 형성하였다. Fig.
따라서 표면 관찰에 많이 사용되는 AFM 기기를 이용하여 온도에 따른 열처리를 진행한 시편의 표면거칠기를 측정하였다. 열처리된 시편의 전기전도도 측정을 위해 4-point probe를 이용하여 온도에 따른 열처리를 진행한 시편의 면저항을 측정하였다.
그 후 각각의 시편에 따라서 Furnace를 이용하여 공기분위기에서 열처리를 진행하였다. 온도에 따른 Cu seed layer의 미세조직 및 특성변화를 살펴보기 위하여 100, 120, 150, 180, 200 ℃의 조건에서 5분간 열처리를 진행하였으며 열처리 이후에는 공기 중에서 서냉하였다. Cu seed layer의 결정립 크기를 판단하기 위하여 XRD장비를 사용하였다.
도금이 끝난 후에는 증류수로 3회 이상 씻었으며 후에는 air dry 처리를 하였다. 전해 동도금의 두께측정을 위해서 시편의 측면을 SEM 장비를 이용하여 관찰하였다.
그리고 각 시편별 열처리를 진행 후 앞선 전해 동도금과 같은 조건에서 도금을 하였다. 최종적인 시료는 측면 SEM 측정을 통해 via fill 도금상태를 관찰하였다.
대상 데이터
본 실험에 사용된 기판은 삼성전기(주) ACI 사업부의 BGA(Ball Grid Array)기판을 에칭액으로 구리를 제거한 resin기판을 사용하였다. Resin기판은 에폭시 폴리머에 종횡방향 강성을 더하기 위해 유리섬유를 넣은 것이다.
Cu seed layer의 열처리를 통한 전착속도와 딤플 도금 불량의 개선 여부 사이의 상관관계를 살펴보기 위해 via fill 도금을 했다. 시편은 삼성전기에서 제공받은 via hole이 생성된 시료를 이용하였으며, 에칭과 전처리 과정을 거쳐 무전해 동도금 통해 Cu seed layer를 형성하였다. 그리고 각 시편별 열처리를 진행 후 앞선 전해 동도금과 같은 조건에서 도금을 하였다.
전해 동도금의 Anode는 백금전극을 사용하였고 도금액은 삼성전기(주) ACI사업부에서 공급받은 전해 동도금액 Macdermid VF100 + VF300을 사용하였다. 도금은 상온에서 4시간 진행하였으며 교반속도는 150 rpm, 전류밀도는 DC 15 mA/㎠ 을 유지하였다.
이론/모형
Fig 3(a)는 X-ray 회절 분석(XRD) 결과이며, 43º와 50º 부근에서 (111)와 (200) peak을 관찰할 수 있었다. Resin 기판 위에 무전해 도금된 Cu seed layer는 (111) 방향으로 주로 성장하였으며, 결정의 크기는 아래에 나타낸 Scherrer equation을 이용해 계산하였다.
2θ scan 범위는 35~60º이며 Generator Setting을 30 mA, 40 kV로 진행하였다. XRD 분석을 통해 구해진 데이터 중 Cu(111) peak의 FWHM (Full Width Half Maximum)을 Scherrer equation에 대입하여 결정 크기를 산출하였다. 본 실험에서 측정할 Cu seed layer는 박막이기 때문에 표면에서의 전자 산란 또한 전기전도도에 영향을 미친다.
성능/효과
6 µm 두께의 Cu seed layer을 형성한 뒤 열처리를 진행하였을 때 물성의 변화 및 전해 동도금의 전착 두께 양상을 연구한 결과 다음과 같은 결과를 얻을 수 있었다. 1) Cu seed layer의 열처리 온도가 증가할수록 Cu 결정 사이즈는 증가하였다. 2) Cu seed layer의 열처리 온도가 증가할수록 표면 거칠기는 감소하였다.
1) Cu seed layer의 열처리 온도가 증가할수록 Cu 결정 사이즈는 증가하였다. 2) Cu seed layer의 열처리 온도가 증가할수록 표면 거칠기는 감소하였다. 3) Cu seed layer의 열처리 온도가 증가할수록 전기전도도는 향상되었다.
2) Cu seed layer의 열처리 온도가 증가할수록 표면 거칠기는 감소하였다. 3) Cu seed layer의 열처리 온도가 증가할수록 전기전도도는 향상되었다. 4) Cu seed layer의 열처리 온도가 증가할수록 전해 동도금의 두께는 증가하였다.
3) Cu seed layer의 열처리 온도가 증가할수록 전기전도도는 향상되었다. 4) Cu seed layer의 열처리 온도가 증가할수록 전해 동도금의 두께는 증가하였다. 5) via fill 도금 진행에서도 Cu seed layer의 열처리 온도가 증가할수록 구리 전착속도는 증가하였다.
4) Cu seed layer의 열처리 온도가 증가할수록 전해 동도금의 두께는 증가하였다. 5) via fill 도금 진행에서도 Cu seed layer의 열처리 온도가 증가할수록 구리 전착속도는 증가하였다.
7 은 서로 다른 온도에서 열처리 한 Cu seed layer에 전해 도금법을 이용해 Cu를 도금한 결과이다. Cu seed layer의 열처리 온도가 증가함에 따라 전해 동도금의 두께가 증가하였다. 열처리를 하기 전 동도금의 두께는 9.
본 연구에서는 상온에 비해 200 ℃에서 열처리한 Cu seed layer의 전기전도도는 150 % 증가하였으며, 이 결과는 열처리로 인해 148 % 도금속도가 증가한 결과와 일치한다. 따라서, Cu seed layer의 열처리를 통해 전기전도도를 향상 시킴으로써 전해 도금의 속도도 증가되었다.
전기전도도가 높은 Cu seed layer의 경우에는 낮은 Cu seed layer보다 더 빠르게 Cu 핵을 형성시키고, 이로 인해 도금 속도도 빨라진다10,11). 본 연구에서는 상온에 비해 200 ℃에서 열처리한 Cu seed layer의 전기전도도는 150 % 증가하였으며, 이 결과는 열처리로 인해 148 % 도금속도가 증가한 결과와 일치한다. 따라서, Cu seed layer의 열처리를 통해 전기전도도를 향상 시킴으로써 전해 도금의 속도도 증가되었다.
2은 형성된 Cu seed layer의 열처리 온도에 따른 표면 양상을 나타내는 SEM 결과이다. 온도가 증가함에 따라 결정립의 크기는 약 60 nm에서 100 nm으로 미세하게 증가하였으며, seed layer가 더 조밀해지는 것을 관찰 할 수 있었다. Fig 3(a)는 X-ray 회절 분석(XRD) 결과이며, 43º와 50º 부근에서 (111)와 (200) peak을 관찰할 수 있었다.
6 배 증가하였다. 이 결과는 플라스틱 기판으로 인해 낮은 열처리 온도로 제한되지만, 100 ℃ ~ 200 ℃의 낮은 열처리온도 조건에서도 결정의 크기가 크게 증가함을 나타낸다.
5에 나타냈으며, 열처리 온도가 증가함에 따라 Cu seed layer의 거칠기가 점점 감소하였다. 이러한 현상은 SEM 결과(Fig. 2)에서 관찰할 수 있듯이 열처리 전에는 구리 결정들 사이에 검은색의 빈 공간이 많이 보이는 반면에 열처리 온도가 증가할수록 빈 공간이 없어지며 구리 충진 밀도가 커진 것을 통해 표면 거칠기가 감소한 것을 유추할 수 있다. 이는 열처리를 통해 열적 에너지가 주어짐에 따라 resin 기판의 표면에너지 증가로 인해 구리 결정들의 재배치가 이루어졌을 것으로 추측된다6).
질의응답
핵심어
질문
논문에서 추출한 답변
피치란?
또한 전자기기의 배선역할을 하는 인쇄회로 기판 역시 고밀도, 다층화가 되면서 회로선폭의 미세화와 stacked via, 임베디드 기판 등 지속적인 기술개발이 진행 중이다. 이 중에서 회로선폭과 회로선과의 간격의 합을 뜻하는 피치(pitch)는 현재 21 µm 수준이며 향후에는 12 µm 이하까지 연구 중에 있다2). 피치가 더욱 낮은 수준이 되기 위해서는 공정 중에 측면 식각(side etching)이 최소화가 이루어져야 하며3), 식각량이 최소화되기 위해서는 seed layer 역할을 하는 무전해 동도금 두께를 줄여야 한다.
도금되는 기판의 재료에 따라 강도가 변하는 이유는?
구리 도금의 두께에 따른 미세조직, 표면거칠기, 전기전도도 등 물성 변화는 다수의 논문에서 연구되었지만 도금이 되는 기판의 재질이 실리콘 또는 유리 기판을 바탕으로 연구되었다. 하지만, 기판의 재료에 따라 도금된 구리의 결정 성장 방향이 변화하며 이로 인해 강도가 변하게 된다5). 따라서 실제 인쇄회로기판 공정에서 사용되는 resin 계열의 기판에 무전해 동도금 특성 변화를 살펴볼 필요가 있다.
피치를 더욱 낮게 하기 위해 무전해 동도금 두께를 줄일 때 발생하는 문제는?
피치가 더욱 낮은 수준이 되기 위해서는 공정 중에 측면 식각(side etching)이 최소화가 이루어져야 하며3), 식각량이 최소화되기 위해서는 seed layer 역할을 하는 무전해 동도금 두께를 줄여야 한다. 하지만, 무전해 동도금의 두께가 너무 얇으면 via hole 바닥 부위의 두께가 너무 얇거나 도금이 되지 않아서 전기적으로 연결이 되지 않는 open 불량을 야기할 수 있다. 또한 seed layer의 전기전도도 감소로 인한 via hole filling 도금이 되지 않는 딤플(dimple) 불량을 야기할 수 있다4). 이러한 불량을 개선하기 위해서는 얇아진 Cu seed layer의 물성변화를 살펴볼 필요가 있다.
참고문헌 (14)
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J. Fjelstad, The PC design Magazine on HDI Technology (May 2013), p. 10.
J. Seo, J. Lee and Y. Won (in Korean), Clean technology, 17(2), 103 (2011).
X. Cui, D. A. Hutt and P. P. Conway, Thin Solid Films, 520, 6095 (2012).
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