[논문]3차원 패키징용 TSV의 열응력에 대한 열적 전기적 특성

정일호; 기세호; 정재필

doi:10.6117/kmeps.2014.21.2.023

3차원 패키징용 TSV의 열응력에 대한 열적 전기적 특성
A study on Electrical Characteristic and Thermal Shock Property of TSV for 3-Dimensional Packaging 원문보기

마이크로전자 및 패키징 학회지 = Journal of the Microelectronics and Packaging Society, v.21 no.2, 2014년, pp.23 - 29

정일호 (서울시립대학교 신소재공학과) , 기세호 (서울시립대학교 신소재공학과) , 정재필 (서울시립대학교 신소재공학과)

Abstract ▼ AI-Helper

Less power consumption, lower cost, smaller size and more functionality are the increasing demands for consumer electronic devices. The three dimensional(3-D) TSV packaging technology is the potential solution to meet this requirement because it can supply short vertical interconnects and high input/output(I/O) counts. Cu(Copper) has usually been chosen to fill the TSV because of its high conductivity, low cost and good compatibility with the multilayer interconnects process. However, the CTE mismatch and Cu ion drift under thermal stress can raise reliability issues. This study discribe the thermal stress reliability trend for successful implementation of 3-D packaging.

주제어

AI 본문요약
AI-Helper

* AI 자동 식별 결과로 적합하지 않은 문장이 있을 수 있으니, 이용에 유의하시기 바랍니다.

문제 정의

본 논문은 3차원 패키징용 TSV의 열응력에 대한 열적 전기적 특성을 기술하였다.
이에 따라, 본 논문은 TSV의 제조공정과 이를 통해 제작된 TSV의 열응력에 따른 열적 전기적 특성을 살펴보았다.

제안 방법

TSV는 단층으로 사용되기 보다는 시스템에 사용되는 칩의 용도에 따라 다양한 형태로 변형되어 사용된다. 이에 따라 TSV의 전기적 특성에 영향을 줄 수 있는 변수인적층, 형태, 높이에 따른 구조를 1 Hz~10 GHz 주파수 대역을 기준으로 TSV의 전기적 특성을 분석하였다.

성능/효과

16)측정결과 1,000 사이클에서 상호 케패시턴스는 유전율 변화로 인해 0.42 pF에서 0.25 pF으로 감소되었다. 즉 Cu 는 유전체 안으로 빠르게 확산하는 특징을 가지고 있으며, 열충격 실험과 같은 가혹한 환경에서는 이온의 확산 속도가 더욱 빨라짐을 알 수 있다.
결과적으로 TSV는 열충격 실험 동안 중 온도 상승기간에는 내부 응력에 의해 비선형 곡률특성을 갖지만, 온도 하락기간에는 선형특성으로 변한다는 것을 알 수 있다. 또한 열충격 최고 온도에 따라 입자의 크기가 증가하며, annealing 공정을 통해 잔류응력이 일부 제거되는 것을 알 수 있다.
Annealing에 의한 입자성장은 항복강도(yield strength, 탄성변형이 일어나는 한계응력)를 낮출 수 있다. 결과적으로 annealing 공정을 통해 Cu의 입자 구조를 안정화시켜 열응력에 의해 TSV가 돌출되는 현상을 최소로 할 수 있고, 만약 최소 돌출부분이 발생하면 CMP공정을 통해서 제거하면 된다.
하지만, Cu는 산화가 쉽고 확산이 빠르며 신뢰성이 알려지지 않았다는 것이 단점이다. 둘째, 내부 응력문제로, 17 ppm/℃의 높은 열팽창 계수를 가지는 Cu로 충전되어 있는 TSV는 온도가 상승하면 Cu가 실리콘 웨이퍼보다 팽창하여 비아를 확대하는 응력을 발생시킨다.
분석결과, 60 µm×30 µm 원통형 TSV가 5층 적층인 경우, 5~6 GHz의 주파수 범위에서 신호감쇠가 증가되기 시작했으며, 높이의 경우 480 µm 이상에서는 주파수 4 GHz부터 특성이 감쇠되기 시작하였다.
시험결과 열충격 후에 계면 분리는 Cu와 Si 웨이퍼의 CTE 차이로 인해, TSV입구부분과 얇은 Ti/Cu 씨드층에 가까운 벽의 접촉면에서 발생되었다[CTE: Cu=16.5×10-6, Si=2.6×10-6].

후속연구

이를 통해 칩 성능 위주의 설계가 가능하다. 또한 칩 간 최단 거리 설계를 통해 향상된 신호 특성은 칩 간 고속, 저 전력 통신을 가능하게 할 수 있는 장점을 가지고 있어, 향후 많은 제품에 기존의 2차원 패키징 방식을 대신하여 널리 활용될 것으로 기대하고 있다.

질의응답

핵심어	질문	논문에서 추출한 답변
	TSV 구조에서 성공적인 3차원 패키징을 위해 중요한 요소는 무엇인가?	TSV 구조에서 열응력 특성 개선은 성공적인 3차원 패키징을 위해 중요한 요소이며, 이러한 문제를 분석 및 해결하기 위하여 AFM(Atomic Force Microscopy), DISC(Digital Image Speckle Correlation), piezoelectric sensor, SEM (Scanning Electron Mircoscope), XRD(X-Ray Diffraction) 등과 같은 방법을 활용한 연구들이 발표되고 있다.7-13)
	TSV가 칩에서부터 다른 칩이나 다른 PCB 보드로 내려가는 최단 거리가 형성되는 이유는 무엇인가?	TSV는 명칭에서도 알 수 있듯이 칩 위쪽 면에 형성된 트랜지스터나 연결선들을 칩 아래쪽 면으로 연결해주는 구조로, PCB(Printed Circuit Board)에서 관통 비아와 같은 역할을 한다. 칩 외부로 돌아가는 방법이 아닌 웨이퍼 내부를 관통하여 수직으로 내려가는 방법을 이용하기 때문에, 칩에서부터 다른 칩이나 다른 PCB 보드로 내려가는 최단 거리가 형성된다.2-4)
	TSV 구조는 어떤 역할을 하는가?	TSV1)는 Through Silicon Via의 약자로 연구 초반에는 TWV(Through Wafer Via)로 불리었으나, 칩 대부분이 실리콘 웨이퍼(Silicon Wafer)를 지향하고 있는 현실에서 TSV를 가장 선호해서 사용하고 있다. TSV는 명칭에서도 알 수 있듯이 칩 위쪽 면에 형성된 트랜지스터나 연결선들을 칩 아래쪽 면으로 연결해주는 구조로, PCB(Printed Circuit Board)에서 관통 비아와 같은 역할을 한다. 칩 외부로 돌아가는 방법이 아닌 웨이퍼 내부를 관통하여 수직으로 내려가는 방법을 이용하기 때문에, 칩에서부터 다른 칩이나 다른 PCB 보드로 내려가는 최단 거리가 형성된다.

참고문헌 (29)

R. R. Tummala, E. J. Rymaszewski and A. G. Klopfenstein, Microelectronics Packaging Handbook, 2nd Ed., Chapman & Hall, London (1997).
H. S. Choi, W. S. Seo and D. K. Choi, "Prediction of Reliability on Thermoelectric Module through Accelerated Life Test and Physics of Failure", Electron. Mater. Lett., 7(3), 271 (2011).

상세보기
H. J. Chung, S. M. Heo and U. S. Kang, "TSV Technology and Its Application to DRAM", Proc. 2010 IEEE International Solid-State Circuit Conference, San Francisco, 130, IEEE Solid-State Circuits Society (2010).
S. Kumar, J. Y. Park and J. P. Jung, "Analysis of High Speed Shear Characteristic of Sn-Ag-Cu Solder Joints", Electron. Mater. Lett., 7(4), 365 (2011).

상세보기
Samsung TSV 2013 Diagram 3D Package from http:// www.samsung.com
Nokia 2013 Packaging Roadmap from http:// www.nokia.com
P. Dixit, S. Yaofeng, J. Miao, J. H. L. Pang, R. Chatterjee and R. R. Tummala, "Numerical and Experimental Investigation of Thermomechanical Deformation in High Aspect-Ratio Electroplated Through-Silicon Vias", J. Electrochem. Soc., 155(12), H981 (2008).

상세보기
A. Budiman, H. Shin, B. Kim, S. Hwang, H. Son and M. Suh, "Measurement of Stresses in Cu and Si around Through-Silicon Via by Synchrotron X-Ray Micro Diffraction for 3- Dimensional Integrated Circuits", Microelectron. Reliab., 52(3), 530 (2012).

상세보기
K. Lu, S. Ryu, Q. Zhao, K. Hummler, J. Im, R. Huang and P. Ho, "Temperature Dependent Thermal Stress Determination for Through-Silicon-Vias (TSV) by Combining Bending Beam Technique with Finite Element Analysis", Proc. 61th Electronic Components and Technology Conference (ECTC), Lake Buena Vista, 1475, IEEE Components, Packaging and Manufacturing Technology Society (CPMT) (2011).
M. Amagai and Y. Suzuki, "TSV Stress Testing and Modeling", Proc. 60th ECTC, Las Vegas, 1273, IEEE (CPMT) (2010).
M. Jung, X. Liu, S. Sitaraman, D. Pan and S. Lim, "Full-Chip Through-Silicon-Via Interfacial Crack Analysis and Optimization for 3D IC", Proc. the International Conference on Computer-Aided Design (ICCAD '11), San Jose, 563, IEEE/ ACM (2011).
B. Wunderle, R. Mrossko, O. Wittler, E. Kaulfersch, P. Ramm and B. Michel, "Thermo-Mechanical Reliability of 3D-Integrated Microstructures in Stacked Silicon", Proc. 2006 MRS Fall Meeting, Boston, 67, MRS (2007).
J. Knickerbocker, P. Andry, B. Dang, R. Horton and M. Interrante, "Overview of Candidate Device Technologies for Storage Technology", IBM J. Res. and Develop., 52(5), 449 (2008).

상세보기
"3-D TSV Interconnects", in Equipment & Materials 2008 Report, pp.158, Yole Development, Paris (2008).
T. Jiang, S. -K. Ryu, Q. Zhao, J. Im, R. Huang and P. S. Ho, "Measurement and Analysis of Thermal Stresses in 3D Integrated Structures Containing Through-Silicon-Vias", Microelectron. Reliab., 53(1), 53 (2013).

상세보기
I. H. Jeong, "Electrical Characteristic and Thermal Shock Property of Cu Filled Through Silicon Via for 3-Dimensional Packaging", in Ph.D. Thesis, pp.85, University of Seoul, Seoul (2013).
X. Liu, Q. Chen, V. Sundaram, R. R. Tummala and S. K. Sitaraman, "Failure Analysis of Through-Silicon Vias in Free- Standing Wafer under Thermal-Shock Test", Microelectron. Reliab., 53(1), 70 (2013).

상세보기
K. H. Lu, X. Zhang, S. -K. Ryu, J. Im, R. Huang and P. S. Ho, "Thermo-Mechanical Reliability of 3-D ICs Containing Through Silicon Vias", Proc. 59th ECTC, San Diego, 630, (CPMT) (2009).
X. Liu, Q. Chen, P. Dixit, R. Chatterjee, R. R. Tummala and S. K. Sitaraman, "Failure Mechanisms and Optimum Design for Electroplated Copper Through-Silicon Vias (TSV)", Proc. 59th ECTC, San Diego, 624, IEEE (CPMT) (2009).
Z. Zhang, J. Pang, J. Wang, C. Song and D. Yu, "Investigate the Microstructure Changes in Cu Through-Silicon Vias(TSVs) under Thermal Process", Proc. 62th ECTC, San Diego, 1273, IEEE (CPMT) (2012).
K. H. Lu, S. -K. Ryu, Q. Zhao, X. Zhang, J. Im, R. Huang and P. S. Ho, "Thermal Stress Induced Delamination of Through Silicon Vias in 3-D Interconnects", Proc. 60th ECTC, Las Vegas, 40, IEEE (CPMT) (2010).
I. H. Jeong, D. H. Jung, K. S. Shin, D. S. Shin and J. P. Jung, "Electrical Characteristics and Thermal Shock Properties of Cu-Filled TSV Prepared by Laser Drilling", Electron. Mater. Lett., 9(4), 389 (2013).

상세보기
D. S. Tezcan, N. Pham, B. Majeed, P. D. Moor, W. Ruythooren and K. Baert, "Sloped Through Wafer Vias for 3D Wafer Level Packaging", Proc. 57th ECTC, Reno, 643, IEEE (CPMT) (2007).
J. Pak, M. Pathak, S. K. Lim and D. Z. Pan, "Modeling of Electromigration in Through-Slicon-Via Based 3D IC", Proc. 61th ECTC, Lake Buena Vista, 1420, IEEE (CPMT) (2011).
Z. Chen, Z. Lv, X. Wang, Y. Liu and S. Liu, "Modeling of Electromigration of the Through Silicon Via Interconnects", Proc. 11th International Conference on Electronic Packaging Technology & High Density Packaging (ICEPT-HDP), Xian, 1221, IEEE (2010).
Y. C. Tan, C. M. Tan, X. W. Zhang, T. C. Chai and D. Q. Yu, "Electromigration Performance of Through Silicon Via (TSV)-a Modeling Approach", Microelectron. Reliab., 50(9), 1336 (2010).

상세보기
A. J. Joseph, J. D. Gillis, M. Doherty, P. J. Lindgren, R. A. Previti-Kelly, R. M. Malladi, P. -C. Wang, M. Erturk, H. Ding, E. G. Gebreselasie, M. J. McPartlin and J. Dunn, "Through- Silicon Vias Enable Next-Generation SiGe Power Amplifiers for Wireless Communications", IBM J. Res. Develop., 52(6), 635 (2008).

상세보기
T. Frank, C. Chappaz, P. Leduc, L. Arnaud, S. Moreau, A. Thuaire, R. E. Farhane, F. Lorut and L. Anghel, "Resistance Increase due to Electromigration Induced Depletion under TSV", Proc. IEEE International Reliability Physics Symposium (IRPS '11), Monterey, 341, IEEE (2011).
S. -H. Seo, J. -S. Hwang, J. -M. Yang, W. -J. Hwang, J. -Y. Song and W. -J. Lee, "Failure Mechanism of Copper Through- Silicon Vias under Biased Thermal Stress", Thin Solid Films., 546, 14 (2013).

상세보기

저자의 다른 논문 :

표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

내보내기 구분	파일저장 인쇄 메일전송
구성항목	기본정보 상세정보 관리번호, 논문명, 저널/프로시딩명, 저자 , 발행년, 권, 호, 시작페이지, 끝페이지, 발행기관 관리번호, 논문명, 대등논문명, 저자 , 저널/프로시딩명, 발행기관, 발행년, 발행언어, 권, 호, 시작페이지, 끝페이지, ISBN, ISSN, 주제분야, 키워드, 초록(한글), 초록(영문), 저자(소속기관)
저장형식	Text(ASCII format) Excel format RefWorks Direct Export RIS format (for Reference Manager, ProCite, EndNote), Scholar's Aids, Mendeley
메일정보	받는사람 (필수) @ 보내는사람 (선택) @ 제목 내용 KISTI 검색결과 이메일 서비스
안내	총 건의 자료가 검색되었습니다. 다운받으실 자료의 인덱스를 입력하세요. (1-10,000) 검색결과의 순서대로 최대 10,000건 까지 다운로드가 가능합니다. 데이타가 많을 경우 속도가 느려질 수 있습니다.(최대 2~3분 소요) 다운로드 파일은 UTF-8 형태로 저장됩니다. 파일의 내용이 제대로 보이지 않을실 때는 웹브라우저 상단의 보기 -> 인코딩 -> 자동선택 여부를 확인하십시오. ~ Text(ASCII format) Excel format

연합인증