[논문]TSV 기반 3차원 소자의 열적-기계적 신뢰성

윤태식; 김택수

doi:10.6117/kmeps.2017.24.1.035

TSV 기반 3차원 소자의 열적-기계적 신뢰성
Thermo-Mechanical Reliability of TSV based 3D-IC 원문보기

마이크로전자 및 패키징 학회지 = Journal of the Microelectronics and Packaging Society, v.24 no.1, 2017년, pp.35 - 43

윤태식 (한국과학기술원 기계공학과) , 김택수 (한국과학기술원 기계공학과)

Abstract ▼ AI-Helper

The three-dimensional integrated circuit (3D-IC) is a general trend for the miniaturized and high-performance electronic devices. The through-silicon-via (TSV) is the advanced interconnection method to achieve 3D integration, which uses vertical metal via through silicon substrate. However, the TSV based 3D-IC undergoes severe thermo-mechanical stress due to the CTE (coefficient of thermal expansion) mismatch between via and silicon. The thermo-mechanical stress induces mechanical failure on silicon and silicon-via interface, which reduces the device reliability. In this paper, the thermo-mechanical reliability of TSV based 3D-IC is reviewed in terms of mechanical fracture, heat conduction, and material characteristic. Furthermore, the state of the art via-level and package-level design techniques are introduced to improve the reliability of TSV based 3D-IC.

주제어

AI 본문요약
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문제 정의

먼저 비아 수준에서 TSV 소자의 설계 및 최적화 방안들에 대하여 살펴보고자 한다. 앞서 살펴보았듯이, 비아에서 절연층과 구리 사이에 높은 응력이 형성되며 이는 계면 균열 및 sliding 을 야기한다.
본 논문에서는 TSV 기반 3차원 소자의 열적-기계적 신뢰성에 대하여 다루어 보았다. TSV 소자의 공정 및 동작 시 온도 변화가 가해지며, 이때 실리콘과 비아의 열-기계적 물성 차이에 기인하여 응력 및 변형이 생긴다.
하지만 기존 2차원 대비 복잡한 3차원 적층 구조로 인하여 다양한 공정, 기계적, 열적, 전기적 이슈가 발생되고 있으며 이로 인하여 수율 및 신뢰성이 심각하게 저해되고 있다. 본 연구에서는 특히 열적-기계적 신뢰성 관점에서의 TSV 기반 3차원 소자를 다루고자 한다.
TSV 를 전자소자에 적용시키기 위해서는 이러한 신뢰성 문제들을 충분히 고려하여 설계를 하여야 하며, 더 높은 성능 신뢰성을 가질 수 있도록 최적화 하여야 한다. 본 챕터에서는 TSV 소자의 설계 및 최적화를 할 수 있는 방안들에 대하여 알아보고자 하며, 비아 수준 및 패키징 수준에서 접근하고자 한다.
온도 변화에 따른 열 하중 및 재료의 열적-기계적 물성 차이에 기인하여 TSV 소자에 높은 응력 및 변형이 가해지게 된다. 이러한 열 응력으로 인하여 소자의 기계적, 열적, 전기적 신뢰성³³⁾ 이 크게 저해되고 있으며, 이들 문제들을 다루고자 한다.
이제까지 3차원 TSV 소자의 열-기계적 신뢰성을 다루어 보았다. TSV 를 전자소자에 적용시키기 위해서는 이러한 신뢰성 문제들을 충분히 고려하여 설계를 하여야 하며, 더 높은 성능 신뢰성을 가질 수 있도록 최적화 하여야 한다.

가설 설정

Microbump를 포함하는 패키징 수준에서 underfill 에폭시를 이용하여 creep 변형 에너지를 감소시킬 수 있다.²⁰⁾ SiP 소자에서 열 전도 및 방열을 효율적으로 하기 위해서는 각 칩의 발열 및 방열 특성을 고려한 칩 적층이 필수적이다.³⁸⁾ 열-기계적 신뢰성을 예측하기 위한 유한요소해석시, 전기 도금 두께의 불균일 고려^26,39) 및 전체 패키징 수준에서의 해석^21,40) 또한 수행되어야 한다.

제안 방법

특히 열 전도 및 방열 특성을 고려한 패키지 수준의 해석 모델이 필요하며 이를 통해 소자 동작 시 열 하중을 명확히 정의할 수 있다. 열-기계적 신뢰성을 개선시키기 위한 방안으로 위하여 비아 수준에서 liner, side wall plating, 비아 순도 개선 등의 방법을 소개하였다. 패키징 수준에서는 칩 두께, 발열원 및 비아 배열 등의 최적화를 통해 열-기계적 신뢰성을 개선시키는 방안을 살펴보았다.
이러한 열-기계적 응력을 낮추기 위해 다양한 비아 내부 구조가 제안되었다. 첫 번째 방법은, 비아의 내부를 구리로 완전히 충진하는 것이 아닌, 비아 벽면 일부만 충진하는 방법이다. 이를 통해 지름방향 응력과 기판 warpage 등을 최소화 시킬 수 있으며, 구리로 충진되지 않은 곳은 고분자로 채울 수 있다.
열-기계적 신뢰성을 개선시키기 위한 방안으로 위하여 비아 수준에서 liner, side wall plating, 비아 순도 개선 등의 방법을 소개하였다. 패키징 수준에서는 칩 두께, 발열원 및 비아 배열 등의 최적화를 통해 열-기계적 신뢰성을 개선시키는 방안을 살펴보았다.

성능/효과

Figure 6는 다양한 비아 형상에 따른 등가 열 전도도를 계산한 것이다. 구리의 열전도도가 실리콘에 비해 높기 때문에, 피치가 작을수록 비아의 단면적이 클수록 높은 등가 열 전도도를 가지는 것을 확인 할 수 있다.^30,31)
실리콘 기반 트랜지스터가 발명된 후 지난 반 세기 동안, 반도체 집적회로는 무어의 법칙(Moore’s law)에 따라 비약적인 성능 향상이 되어왔다. 미세 공정 기술의 발전과 동시에 반도체의 집적도 또한 증가 되었으며, 최근 10 nm 급의 메모리 반도체가 양산에 성공하였다. 하지만 공정이 미세화 될수록, 패터닝 공정의 복잡성에 따른 수율 감소 및 생산 비용이 증가하게 되며, 더욱이 반도체 및 유전체 재료 고유의 물리적인 한계에 직면하게 된다.

질의응답

핵심어	질문	논문에서 추출한 답변
	3차원 적층된 칩의 장점은?	최근 고 집적회로를 만들기 위하여, 칩을 3차원으로 적층하는 방법이 활발히 연구 및 적용 되고 있다. 이러한 3차원 적층된 칩의 경우, 단위 면적당 집적도를 적층 수에 비례하여 올릴 수 있으며, 전기적으로는 칩 간의 인터커넥션 길이가 짧아지게 되어 신호 및 전력의 효율적인 전달이 가능하다. 칩의 3차원 적층을 위하여 와이어 본딩1,2), 플립 칩3,4) side termination5) 등의 기술을 사용하며, 최근에는 TSV(Through Silicon Via)기술이 주목받고 있으며 중점적으로 개발되고 있다.
	칩의 3차원 적층에 사용되는 기술은?	이러한 3차원 적층된 칩의 경우, 단위 면적당 집적도를 적층 수에 비례하여 올릴 수 있으며, 전기적으로는 칩 간의 인터커넥션 길이가 짧아지게 되어 신호 및 전력의 효율적인 전달이 가능하다. 칩의 3차원 적층을 위하여 와이어 본딩1,2), 플립 칩3,4) side termination5) 등의 기술을 사용하며, 최근에는 TSV(Through Silicon Via)기술이 주목받고 있으며 중점적으로 개발되고 있다.
	비아가 형성된 칩 들을 3차원으로 적층하기 위한 접합 공정에는 어떤 접합이 적용되고 있는가?	비아가 형성된 칩 들을 3차원으로 적층하기 위해서 접합 공정이 필요하다. 실리콘 산화물을 이용한 oxide 접합, 구리 및 주석을 이용한 metal-metal 접합, 고분자 접착제를 이용한 polymer 접합 등이 적용되고 있다. 칩의 박막화 시에는 Wet-etching, Grinding, CMP(Chemical Mechanical Polishing) 등의 기술이 적용된다.

참고문헌 (40)

F. Carson, H. T. Lee, J. H. Yee, J. Punzalan, and E. Fontanilla, "Die to die copper wire bonding enabling low cost 3D packaging", 2011 IEEE 61st. ECTC, 1502, (2011).
K. M. Brown, "System in package 'the rebirth of SIP'", Proc. IEEE 2004 CICC, 681, (2004).
T. Iwasaki, M. Watanabe, S. Baba, Y. Hatanaka, S. Idaka, Y. Yokoyama, and M. Kimura, "Development of 30 micron pitch bump interconnections for COC-FCBGA", 2006 Proc. 56th. ECTC, 1216, (2006).
R. Chaware, K. Nagarajan, and S. Ramalingam, "Assembly and reliability challenges in 3D integration of 28nm FPGA die on a large high density 65nm passive interposer", 2012 IEEE 62nd. ECTC, 279, (2012).
K. D. Gann, "High density packaging of flash memory", Seventh Biennial IEEE Int. NVMT Confernce Proc., 96, (1998).
J. H. Lau, "Overview and outlook of through-silicon via (TSV) and 3D integrations", Microelectron. Int. 28, 8, (2011).
M. Motoyoshi, "Through-silicon via (TSV)", Proc. IEEE, 97, 43, (2009).
K. Takahashi, and M. Sekiguchi, "Through silicon via and 3- D wafer/chip stacking technology", 2006 Symp. VLSI Circuits Dig. Tech. Paper, 89, (2006).
P. Ramm, M. J. Wolf, A. Klumpp, R. Wieland, B. Wunderle, B. Michel, and H. Reichl, "Through silicon via technology-processes and reliability for wafer-level 3D system integration", 2008 58th. ECTC, 841, (2008)
M. Park, S. Kim, and S. E. Kim, "TSV Liquid Cooling System for 3D Integrated Circuits", J. Microelectron. Packag. Soc., 20, 1, (2013).
J. V. Olmen, A. Mercha, G. Katti, C. Huyghebaert, J. V. Aelst, E. Seppala, Z. Chao, S. Armini, J. Vaes, R. C. Teixeira, M. V. Cauwenberghe, P. Verdonck, K. Verhemeldonck, A. Jourdain, W. Ruythooren, M. de P. de ten Broeck, A. Opdebeeck, T. Chiarella, B. Parvais, I. Debusschere, T. Y. Hoffmann, B. De Wachter, W. Dehaene, M. Stucchi, M. Rakowski, Ph. Soussan, R. Cartuyvels, E. Beyne, S. Biesemans, and B. Swinnen, "3D stacked IC demonstration using a through silicon via first approach", 2008 IEEE IEDM, 1, (2008).
U. Kang, H.-J. Chung, S. Heo, D.-H. Park, H. Lee, J. H. Kim, S.-H. Ahn, S.-H. Cha, J. Ahn, D. Kwon, J.-W. Lee, H.-S. Joo, W.-S. Kim, D. H. Jang, N. S. Kim, J.-H. Choi, T.-G. Chung, J.-H. Yoo, J. S. Choi, C. Kim, and Y.-H. Jun, "8 Gb 3-D DDR3 DRAM using through-silicon-via technology", IEEE J. Solid-State Circuits, 45, 111, (2010).

상세보기
N. Khan, V. S. Rao, S. Lim, H. S. We, V. Lee, X. Zhang, E. B. Liao, R. Nagarajan, T. C. Chai, V. Kripesh, and J. H. Lau, "Development of 3-D silicon module with TSV for system in packaging", IEEE Trans. Compon. Packag. Technol., 33, 3, (2010).

상세보기
S. Hu, Y.-Z. Xiong, L. Wang, R. Li, J. Shi, and T.-G. Lim, "Compact high-gain mmWave antenna for TSV-based system- in-package application" IEEE Trans. Compon. Packag. Manuf. Technol., 2, 841, (2012).

상세보기
J.-S. Lim, J.-H. Kim, H.-J. Kim, J.-W. Jung, H. Lee, M.-Y. Park, and J.-S. Chae, "3D SDRAM Package Technology for a Satellite", J. Microelecton. Packag. Soc., 19(1), 25, (2012).
N. Ikegami, T. Yoshida, A. Kojima, H. Ohyi, N. Koshida, and M. Esashi, "Active-matrix nanocrystalline Si electron emitter array for massively parallel direct-write electron-beam system: first results of the performance evaluation", J. Micro/ Nanolith. MEMS MOEMS, 11, 031406-1, (2012).

상세보기
B. Wu, A. Kumar, and S. Pamarthy, "High aspect ratio silicon etch: A review", J. Appl. Phys., 108, 051101-1, (2010).

상세보기
Y. C. Tan, C. M. Tan, X. W. Zhang, T. C. Chai, and D. Q. Yu, "Electromigration performance of Through Silicon Via (TSV)-A modeling approach", Microelectron. Reliab., 50, 1336, (2010).

상세보기
X. Liu, Q. Chen, P. Dixit, R. Chatterjee, R. R. Tummala, and S. K. Sitaraman, "Failure mechanisms and optimum design for electroplated copper through-silicon vias (TSV)", 2009 59th. ECTC, 624, (2009).
C. S. Selvanayagam, J. H. Lau, X. Zhang, S. K. W. Seah, K. Vaidyanathan, and T. C. Chai, "Nonlinear thermal stress/strain analyses of copper filled TSV (through silicon via) and their flip-chip microbumps", IEEE Trans. Adv. Packag., 32, 720, (2009).

상세보기
X. Liu, Q. Chen, V. Sundaram, M. Simmons-Matthews, K. P. Wachtler, R. R. Tummala, and S. K. Sitaraman, "Thermomechanical behavior of through silicon vias in a 3D integrated package with inter-chip microbumps", 2011 IEEE 61st. ECTC, 1190, (2011).
N. Ranganathan, K. Prasad, N. Balasubramanian, and K. L. Pey, "A study of thermo-mechanical stress and its impact on through-silicon vias", J. Micromech. Microeng., 18, 075018, (2008).

상세보기
M. A. Hopcroft, W. D. Nix, and T. W. Kenny, "What is the Young's Modulus of Silicon?", J. Microelectromech. Syst., 19, 229, (2010).

상세보기
A. P. Karmarkar, X. Xu, and V. Moroz, "Performanace and reliability analysis of 3D-integration structures employing through silicon via (TSV)", 2009 IEEE Int. Rel. Phys. Symp., 682, (2009).
K. H. Lu, X. Zhang, S.-K. Ryu, J. Im, R. Huang, and P. S. Ho, "Thermo-mechanical reliability of 3-D ICs containing through silicon vias", 2009 59th. ECTC, 630, (2009).
B. Xie, X. Q. Shi, C. H. Chung, and S. W. R. Lee, "Novel sequential electro-chemical and thermo-mechanical simulation methodology for annular through-silicon-via (TSV) design", 2010 Proc. 60th. ECTC, 1166, (2010).
C. Okoro, J. W. Lau, F. Golshany, K. Hummler, and Y. S. Obeng, "A detailed failure analysis examination of the effect of thermal cycling on Cu TSV reliability", IEEE Trans. Electon Devices, 61, 15, (2014).

상세보기
T. T. Chua, S. W. Ho, H. Y. Li, C. H. Khong, E. B. Liao, S. P. Chew, W. S. Lee, L. S. Lim, X. F. Pang, S. L. Kriangsak, C. Ng, S. Nathapong, and C. H. Toh, "3D interconnection process development and integration with low stress TSV", 2010 Proc. 60th. ECTC, 798, (2010).
M. Jung, J. Mitra, D. Z. Pan, and S. K. Lim, "TSV stressaware full-chip mechanical reliability analysis and optimization for 3D IC", Commun. ACM, 57, 107, (2014).

상세보기
J. H. Lau, and T. G. Yue, "Effects of TSVs (through-silicon vias) on thermal performances of 3D IC integration systemin- package (SiP)", Microelecton. Reliab., 52, 2660, (2012).

상세보기
J. H. Lau, and T. G. Yue, "Thermal management of 3D IC integration with TSV (through silicon via)", 2009 59th. ECTC, 635, (2009).
Z. Liu, S. Swarup, and S. X.-D. Tan, "Compact lateral thermal resistance modeling and characterization for TSV and TSV array", Proc. Int. Conference on Computer-Aided Design, 275, (2013).
H. Tanaka, and K.-S. Kim, "Introduction of reliability test technology for electronics package", J. Microelectron. Packag. Soc., 19, 1, (2012).
X. Liu, Q. Chen, V. Sundaram, R. R. Tummala, and S. K. Sitaraman, "Failure analysis of through-silicon vias in freestanding wafer under thermal-shock test", Microelectron. Reliab., 53, 70, (2013).

상세보기
M. G. Farooq, T. L. Graves-Abe, W. F. Landers, C. Kothandaraman, B. A. Himmel, P. S. Andry, C. K. Tsang, E. Sprogis, R. P. Volant, K. S. Petrarca, K. R. Winstel, J. M. Safran, T. D. Sullivan, F. Chen, M. J. Shapiro, R. Hannon, R. Liptak, D. Berger, and S. S. Iyer, "3D copper TSV integration, testing and reliability", 2011 IEDM, 7.1.1, (2011).
P. Kumar, I. Dutta, and M. S. Bakir, "Interfacial effects during thermal cycling of Cu-filled through-silicon vias (TSV)", J. Electron. Mater., 41, 322, (2012).

상세보기
C. Okoro, R. Labie, K. Vansteels, A. Franquet, M. Gonzalez, B. Vandevelde, E. Beyne, D. Vandepitte, and B. Verlinden, "Impact of the electrodeposition chemistry used for TSV filling on the microstructural and thermo-mechanical response of Cu", J. Mater. Sci., 46, 3868, (2011).

상세보기
A. Jain, R. E. Jones, R. Chatterjee, S. Pozder, and Z. Huang, "Thermal modeling and design of 3D integrated circuits", 2008 11th. ITHERM, 1139, (2008).
K. H. Lee, “Application of Plating Simulation for PCB andPackaging Process”, J. Microelectron. Packag. Soc., 19(3), 1,(2012).
K.-S. Kim, D.-H. Choi, and S.-B. Jung, “Overview on thermalmanagement technology for high power device packaging”, J.Microelectron. Packag. Soc., 21(2), 13, (2014).

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표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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