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문제 정의
- 본 논문에서 트렌치 형성을 위한 공정조건과 이를 바탕으로 높은 셀 밀도와 공정 단순화를 실현할 수 있는 새로운 트렌치 게이트 MOSFET의 제조공정기술에 관한 연구를 하였다. 또한, 기존의 실리콘 식각기술과 다른 식각장치와 식각 가스의 조합을 통하여 식각 실험을 하였다.
- 본 논문에서는 고전류용 전력 MOSFET에서 미세화의 대응과 온 저항의 개선을 목적으로 채택이 불가피한 트렌치 구조의 형성을 위한 일련의 단위공정실험을 하였다. 그 결과 트렌치 영역의 정의를 위한 별도의 감광물질과 마스크를 사용하는 사진 식각공정이 없어도 되므로 좁은 폭을 갖는 트렌치 식각이 가능하였으며, 트렌치의 식각 시 식각 면의 바닥 면에 비해 개구면이 다소 넓은 형태의 트렌치 구조를 적용한 결과 doped silicon 막에 의해서 void의 발생이 억제된 신뢰성 높은 채움공정을 수행할 수 있었다.
- 본 연구에서는 산화막 spacers와 자기정렬 기술을 사용하여 매우 높은 셀 밀도와 낮은 온 저항 특성을 갖게 되는 트렌치 게이트 MOSFET의 제조를 위한 제조공정 방법을 제안하였으며 단위 셀을 제작한 후 그 특성을 분석하였다. 제작된 트렌치 게이트 MOSFET 셀은 높은 신뢰성을 획득하기 위하여 단위 공정 실험에서 확보한 바대로 채움 공정을 원활하게 할 수 있는 식각면 프로파일과 트렌치 식각 면의 결정결함과 잔유물에 의한 오염이 최소화된 트렌치 식각기술을 이용하였다.
- 또한, 기존의 실리콘 식각기술과 다른 식각장치와 식각 가스의 조합을 통하여 식각 실험을 하였다. 횡방향 식각 억제 효과에 의한 식각프로파일의 제어와 결정결함, 잔유물 등에 의한 오명을 최소화할 수 있는 신뢰성 있는 트렌치의 형성 기술과 첨가가스의 유량비에 따른 식각속도, 식각 프로파일 변화, 식각 후의 표면 거칠기에 대한 연구를 하였다. 이어서 고온 산화막의 성장과 n형 불순물의 도핑된 다결정 실리콘을 이용하여 void 등의 불량이 최소화된 채움과 CMP에 의한 트렌치 평탄화 실험을 동시에 수행하였으며, 통상적인 트렌치 게이트 MOSFET의 셀 제조 공정기술과는 다른 개념의 새로운 공정기술을 제안하였다.
가설 설정
- 그리고 아주 약한 강도로 Br 피크 또한 관찰되었는데 이러한 Br 피크는 표면층에서만 한 원자층 정도로 존재하는 것을 50Å/step의 깊이 분석을 수행한 결과로 확인할 수 있다. 그림 6(a)는 부가되는 가스로 SiF4가 들어간 경우이고, 그림 6(b)의 CF4 첨가시보다 C 피크의 강도가 작음을 알 수 있다.
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