[논문]플립플롭 기반의 새로운 노화 센싱 회로의 설계 및 구현

이진경; 김경기

doi:10.9723/jksiis.2014.19.4.033

초록
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본 논문에서는 나노미티 기술에서 HCI와 BTI와 같은 노화 현상에 의해 야기되는 MOSFET 디지털 회로의 실패를 정확히 예측을 위한 플립플롭 기반의 온-칩 노화 센싱 회로를 제안한다. 제안된 센싱 회로는 순차회로의 가드밴드 (guardband) 위반에 대한 경고를 나타내는 타이밍 윈도우를 이용해서 노화에 의한 회로의 동작 실패 전에 경고 비트를 발생한다. 발생된 비트는 고신뢰의 시스템 설계를 위한 적응형 셀프-튜닝 방법에서 제어 신호로 사용될 것이다. 노화 센싱 회로는 0.11um CMOS 기술을 사용해서 구현되었고, 파워-게이팅 구조를 가지는 $4{\times}4$ 곱셈기에 의해서 평가되었다.

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In this paper, a new on-chip aging sensing circuit based on flip-flops is proposed to detect a circuit failure of MOSFET digital circuits casued by aging phenomenon such as HCI and BTI. The proposed circuit uses timing windows to warn against a guardband violation of sequential circuits, and generat...

In this paper, a new on-chip aging sensing circuit based on flip-flops is proposed to detect a circuit failure of MOSFET digital circuits casued by aging phenomenon such as HCI and BTI. The proposed circuit uses timing windows to warn against a guardband violation of sequential circuits, and generates three warning bits right before circuit failures occur. The generated bits can apply to an adaptive self-tuning method for reliable system design as control signals. The aging sensor circuit has been implemented using 0.11um CMOS technology and evaluated by $4{\times}4$ multiplier with power gating structure.

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문제 정의

본 논문에서는 디지털 회로의 정확한 노화 센싱을 위해서 레플리카 회로에 의한 간접적인 센싱 방법보다는 가드밴드와 플립플롭을 기반으로 하는 직접적인 센싱 회로를 설계하고자 한다.
본 논문에서는 노화 현상에 의해서 야기되는 순차 회로의 가드밴드 위반을 모니터링하기 위해서 0.11um 공정 기술을 이용한 온-칩 노화 센싱 회로를 제안하였다. 본 회로의 실험 결과에서 제안된 센싱 회로가 회로 실패를 잘 예측하고 회로 부하도 적음을 보여주 었다.

가설 설정

2]는 가드밴드에 의한 노화 센서 시스템의 설계 흐름도를 보여준다. 가드밴드의 경고 시간을 15일이라고 가정하면, 15일 내에 칩 내의 회로들은 노화 효과에 의한 심각한 오류를 발생할 수 있다는 것이다. 온-칩 센서들은 칩에 영향을 미칠 수 있는 패스나 블록주었다면 원래 회로대로 다시 작동하고 노화효과가의 노화를 검출하고, 노화효과에 대한 보상을 해준다.

제안 방법

따라서, 본 논문에서는 구조가 단순하면서도 디지털 회로의 출력 수에 상관없이 오직 하나의 지연 블록 회로를 사용하고, 추가적으로 가드밴드 구간을 3개의 단계로 만들어서 센싱 감도를 높이도록 하였다. 센싱 회로의 3개의 출력은 노화의 단계적인 진행정도를 알려주게 된다.
3]의 Refer_CLK 신호를 나타낸다. 제안된 버퍼는 제어 신호 C0, C1, C2, C3, C4, C5에 의해서 가변적으로 변경되는 지연 시간을 가지게 된다. 시스템의 가드밴드 구간이 클록의 Low 주기에 있으므로, 버퍼의 입력 IN 신호에서 High에서 Low 스위칭의 경우만을 고려하기 때문에 제안된 버퍼는 비대칭 구조를 가지게 된다.
그러나 BDB의 컨트롤 신호 NM3이 켜지지 않는다면 노화센서 시스템은 계속 비트100을 출력 시킨다. 따라서 출력이 1이면 NM3의 입력신호에 NAND 게이트와 AND 게이트를 사용하여 reset 될 수 있는 로직을 제안하였다.
본 논문에서 제안된 셀프 튜닝 시스템은 동부 0.11um를 사용한 파워 게이팅 기반의 파이프라인 방식 4×4 곱셈기에 적용이 되어서 설계되어지고 구현되었다.

대상 데이터

따라서 셀프 튜닝 시스템은 더 이상 보상을 할 수 없으며, 노화센서의 출력 신호 Z0Z1Z2은 계속 100이 나오거나 110, 111이 나올 수 있다. 그러므로 reset을 시킬 필요가 없기 때문에 AND 게이트를 막아주는 NAND 게이트를 사용하였다. 여기서 패스-트랜지스터 NM1, NM2와 이런 패스-트랜지스터의 문턱전압 강하를 보상해주는 PMOS 트랜지스터 PM1, PM2들은 직렬로 연결되어 있는데 이는 누설 전류가 흘러 회로의 출력이 변하는 것을 막아준다.

이론/모형

본 논문에서는 노화센서의 출력이 3개이므로 노화의 진행 정도를 예측하는 감도가 높지만, 참고문헌 [10]에서 제안한 노화 센서에서는 1-bit의 출력만을 가지므로 노화에 대한 진행 정도를 세밀히 구분하기가 어렵다. 그리고 본 실험에서는 곱셈기를 DUT로 하였지만, 참고문헌 [10]에서는 OpenRISC 프로세서를 DUT로 사용하였다. 본 시뮬레이션에서도 OpenRISC와 같이 복잡하고 면적이 큰 DUT를 사용한다면 파워 소모가 상대적으로 많이 줄어 들 것으로 판단된다.

성능/효과

에러의 유무를 측정하는 방법과 달리 에러가 발생하기 직전의 경고 상태를 측정하고 알려주는 고장 진단 회로가 필요하다. 즉, 에러가 발생한 후에 회로가 정지 상태 혹은 작동하지 않는 것보다 에러가 발생하기 전 조치를 취하는 것이 더 효율적이다. 에러의 측정과는 달리 회로의 고장 예측은 소프트 에러는 예측 할 수 없다.
11um 공정 기술을 이용한 온-칩 노화 센싱 회로를 제안하였다. 본 회로의 실험 결과에서 제안된 센싱 회로가 회로 실패를 잘 예측하고 회로 부하도 적음을 보여주 었다. 제안된 정확한 노화 센싱은 나노크기의 CMOS 회로에서 노화 현상으로 인한 회로 성능 저하를 보상하기 위한 최적의 적응형 튜닝 기술을 위해서 실질적인 해결책이 될 것이다.

후속연구

그리고 본 실험에서는 곱셈기를 DUT로 하였지만, 참고문헌 [10]에서는 OpenRISC 프로세서를 DUT로 사용하였다. 본 시뮬레이션에서도 OpenRISC와 같이 복잡하고 면적이 큰 DUT를 사용한다면 파워 소모가 상대적으로 많이 줄어 들 것으로 판단된다.
본 회로의 실험 결과에서 제안된 센싱 회로가 회로 실패를 잘 예측하고 회로 부하도 적음을 보여주 었다. 제안된 정확한 노화 센싱은 나노크기의 CMOS 회로에서 노화 현상으로 인한 회로 성능 저하를 보상하기 위한 최적의 적응형 튜닝 기술을 위해서 실질적인 해결책이 될 것이다.

참고문헌 (11)

Kyung Ki Kim, "Design of a New Adaptive Circuit to Compensate for Aging Effects of Nanometer Digital Circuits," Journal of the Korea Industrial Information System Society , V.18, No.6, pp. 25-30, 2013.

원문보기 상세보기
Yeon-Bo Kim, Kyung Ki Kim, "The Impact of TDDB Failure on Nanoscale CMOS Digital Circuits," Journal of the Korea Industrial Information System Society, V.17, No.3, pp. 27-34, 2012.

원문보기 상세보기
Kyung Ki Kim, "Analysis of Electromigr ation in Nanoscale CMOS Circuits," Journal of the Korea Industrial Information System Society, V.18, No.1, pp. 19-24, 2013.
M. Omana, D. Rossi, N. Bosio, And C. Metra, "Self-Checking Monitor For NBTI Due Degradation", In IEEE 16th International Mixed-Signals, Sensors and Systems Test Workshop, June 2010.
B. Paul, K. Kang, H. Kufluoglu, M. Ashraful Alam, & K. Roy, "Temporal Performance Degradation Under NBTI: Estimation And Design For Improved Reliability Of Nanoscale Circuits", Vol. 1, pp. 1-6, March 2006.
S. Mitra & M. Agarwal, "Circuit Failure Prediction To Overcome Scaled CMOS Reliability Challenges", IEEE International Test Conference, October 2007.
Intel, "3-D, 22nm: New Technology Delivers An Unprecedented Combination of Performance and Power Efficiency", http://www.intel.com/content/www/us/en/silicon-i nnovations/intel-22nm-technology.html, 2012.
S. N. Wooters, A. C. Cabe, Z. Qi, J. Wang, R. W. Mann, B. H. Calhoun, M. R. Stan, & T. N. Blalock, "Tracking On-Chip Age Using Distributed, Embedded Sensors", In IEEE Transactions On Very Large Scale Integration (VLSI) Systems, Vol. No. 99, pp. 1-12, 2011.
Z. Qi, J. Wang, A. Cabe, S. Wooters, T. Blalock, B. Calhoun, & M. Stan, "Sram-Based NBTI/PBTI Sensor System Design", In 47th ACM/IEEE Design Automation Conference, June 2010.
Agarwal M, Paul B, Zhang M, Mitra, S. Circuit failure prediction and its application to transistor aging. In: 25th IEEE VLSI test symposium; 2007. p. 277-86.
J. Vazquez, V. Champac, A. Ziesemer, R. Reis, I. Teixeira, M. Santos, And J. Teixeira, "Low- Sensitivity To Process Variations Aging Sensor For Automotive Safety-Critical Applications", In 28th VLSI Test Symposium (VTS), April 2010.

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