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한국정밀공학회지 = Journal of the Korean Society for Precision Engineering, v.31 no.10, 2014년, pp.857 - 863
이재학 (한국기계연구원 초정밀시스템연구실) , 송준엽 (한국기계연구원 초정밀시스템연구실) , 이영강 (한국기계연구원 초정밀시스템연구실) , 하태호 (한국기계연구원 초정밀시스템연구실) , 이창우 (한국기계연구원 초정밀시스템연구실) , 김승만 (한국기계연구원 초정밀시스템연구실)
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In this work, we introduce various bonding technologies for 3D package and suggest Insert-Bump bonding (ISB) process newly to stack multi-layer chips successively. Microstructure of Insert-Bump bonding (ISB) specimens is investigated with respect to bonding parameters. Through experiments, we study ...
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| 핵심어 | 질문 | 논문에서 추출한 답변 |
|---|---|---|
| Wire bonding 방법의 단점은? | Wire bonding 방법은 개별 die들을 DAF를 이용하여 적층하고 edge를 따라 배열되어 있는 패드(peripheral array)에 열과 초음파를 이용하여 금이나 구리 wire를 본딩하여 칩과 외부를 전기적으로 연결하는 방식이다. 하지만 일반적으로 패드가 edge를 따라 배열되어 있어 미세피치 구현에 한계가 있으며, 순차적으로 wire bonding이 수행되므로 I/O의 개수가 많은 경우에는 공정시간을 줄이기 어려운 단점이 있다. 또한 상대적으로 긴 wire span에 의해 RC delay가 발생하는 단점이 있다. | |
| PoP 방식이란? | PoP 방식은 패키징 업체에서 가장 접근하기 쉬운 기술로 단층 패키지의 외부 접속 pad에 형성된 BGA(ball grid array) 솔더 범프를 이용하여 각각의 개별 package를 순차적으로 적층하는 방식이다. 이는 새로운 패키지나 소자의 개발이 필요없이 적층되는 패키지들 간의 I/O 디자인을 일치시켜서 적층하므로 개발기간이 짧고 시장 대응성이 빠른 장점이 있다. | |
| Wire bonding 방법이란? | Wire bonding 방법은 개별 die들을 DAF를 이용하여 적층하고 edge를 따라 배열되어 있는 패드(peripheral array)에 열과 초음파를 이용하여 금이나 구리 wire를 본딩하여 칩과 외부를 전기적으로 연결하는 방식이다. 하지만 일반적으로 패드가 edge를 따라 배열되어 있어 미세피치 구현에 한계가 있으며, 순차적으로 wire bonding이 수행되므로 I/O의 개수가 많은 경우에는 공정시간을 줄이기 어려운 단점이 있다. |
Garrou, P., Bower, C., and Ramm, P., "Handbook of 3D Integration," WILEY-VCH, 2008.
Tan, C. S., Gutmann, R. J., and Reif, L. R., "Wafer Level 3-D ICs Process Technology," Springer, pp. 72-83, 2008
Al-Sarawi, S. F., Abbott, D., and Franzon, P. D., "A Review of 3-D Packaging Technology," IEEE Transactions on Components, Packaging, and Manufacturing Technology, Part B: Advanced Packaging, Vol. 21, No. 1, pp. 2-14, 1998.
Lannon, J., Gregory, C., Lueck, M., Huffman, A., and Temple, D., "High Density Cu-Cu Interconnect Bonding for 3-D Integration," Proc. of 59th Electronic Components & Technology Conference, pp. 355-359, 2009.
Lee, C.-B., Jung, S.-B., Shin, Y.-E., and Shur, C.-C., "Effect of Isothermal Aging on Ball Shear Strength in BGA Joints with Sn-3.5Ag-0.75Cu Solder," Materials Transactions, Vol. 43, No. 8, pp. 1858-1863, 2002.
Tseng, H., Lu, C., Hsiao, Y., Liao, P., Chuang, Y., Chung, T., and Liu, C., "Electromigration-induced Failures at Cu/Sn/Cu Flip-Chip Joint Interfaces," Microelectronics Reliability, Vol. 50, No. 8, pp. 1159-1162, 2010.
Pang, J. H. L., Chong, D. Y. R., and Low, T. H., "Thermal Cycling Analysis of Flip-Chip Solder Joint Reliability," IEEE Transactions on Components and Packaging Technologies, Vol. 24, No. 4, pp. 705-712, 2001.
Koopman, N. and Nangalia, S., "Fluxless Flip Chip Solder Joining," Proc. of NEPCON West, pp. 919-931, 1995.
Agarwal, R., Zhang, W., Limaye, P., and Ruythooren, W., "High Density Cu-Sn TLP Bonding for 3D Integration," Proc. of 59th ECTC, pp. 345-349, 2009.
Sakuma, K., Andry, P. S., Dang, B., Maria, J., Tsang, C. K., et al., "3D Stacking Technology with Low Volume Lead Free Interconnections," Proc. of 57th ECTC, pp. 627-632, 2007.
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