[논문]65 nm CMOS 기술에서 소자 종류에 따른 신뢰성 특성 분석

김창수; 권성규; 유재남; 오선호; 장성용; 이희덕

doi:10.4313/jkem.2014.27.12.792

65 nm CMOS 기술에서 소자 종류에 따른 신뢰성 특성 분석
Analysis of Reliability for Different Device Type in 65 nm CMOS Technology 원문보기

전기전자재료학회논문지 = Journal of the Korean institute of electronic material engineers, v.27 no.12, 2014년, pp.792 - 796

김창수 (충남대학교 전자전파정보통신공학과) , 권성규 (충남대학교 전자전파정보통신공학과) , 유재남 (충남대학교 전자전파정보통신공학과) , 오선호 (충남대학교 전자전파정보통신공학과) , 장성용 (충남대학교 전자전파정보통신공학과) , 이희덕 (충남대학교 전자전파정보통신공학과)

Abstract ▼ AI-Helper

In this paper, we investigated the hot carrier reliability of two kinds of device with low threshold voltage (LVT) and regular threshold voltage (RVT) in 65 nm CMOS technology. Contrary to the previous report that devices beyond $0.18{\mu}m$ CMOS technology is dominated by channel hot carrier(CHC) stress rather than drain avalanche hot carrier(DAHC) stress, both of LVT and RVT devices showed that their degradation is dominated by DAHC stress. It is also shown that in case of LVT devices, contribution of interface trap generation to the device degradation is greater under DAHC stress than CHC stress, while there is little difference for RVT devices.

주제어

AI 본문요약
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문제 정의

본 논문에서는 65 nm CMOS 기술에서 다른 임계 전압을 갖는 소자들, 즉 임계전압이 낮은 소자 (LVT)와 기준 임계 전압을 갖는 소자 (RVT)에 대해 핫 캐리어 신뢰성 특성을 비교하였다. 특히 철저한 분석을 위해 CHC와 DAHC 두 가지 스트레스 조건에서 모두 소자의 수명 (lifetime)을 비교하고 소자에 따른 열화 특성과 그에 따른 메커니즘을 분석하였다.
본 논문에서는 65 nm CMOS 기술에서 일반 임계 전압을 갖는 소자와 낮은 임계 전압을 갖는 소자들의 신뢰성을 비교 분석하였다. 소자가 Scale-down 됨에 따라 핫 캐리어에 의한 열화가 주로 DAHC에서 CHC로 변화된다는 일반적인 보고 내용과 달리, 본 논문에서 측정된 LVT, RVT 소자 모두 DAHC 스트레스에서 열화가 심하고 짧은 수명을 나타내었다.

제안 방법

CHC 스트레스 조건은 드레인-소스 전압과 게이트-소스 전압을 동일한 조건으로 설정하였다. 각 스트레스 조건에서 각 소자의 스트레스로 인해 포화 드레인 전류 (I_dsat)가 10% 변화하는 시간까지를 소자의 수명으로 정의한 후, 동작전압 (operation voltage)의 1.1배인 1.1 V_DD에서의 소자의 수명 (device lifetime)을 역 드레인 전압의 곡선 (lifetime versus 1/V_D curve)으로부터 추출하였다. 또한 DAHC와 CHC 스트레스에 따른 소자 특성의 변화 원인을 자세하게 파악하기 위해 핫 캐리어 전후에 전하 펌프 측정을 이용하여 계면 농도의 변화를 추출하였다.
1 V_DD에서의 소자의 수명 (device lifetime)을 역 드레인 전압의 곡선 (lifetime versus 1/V_D curve)으로부터 추출하였다. 또한 DAHC와 CHC 스트레스에 따른 소자 특성의 변화 원인을 자세하게 파악하기 위해 핫 캐리어 전후에 전하 펌프 측정을 이용하여 계면 농도의 변화를 추출하였다.
LVT 소자와 RVT 소자 모두 스트레스 시간에 따라 임계 전압이 증가하고 드레인 전류가 감소하는 열화 (degradation) 특성이 나타나는 것을 알 수 있다. 이러한 데이터를 이용하여 스트레스 시간에 따라 I_Dsat, V_T.ext 파라미터들의 변화를 추출하였다.
특정 드레인-소스 전압에서 드레인 영역에 수평 전계가 최대가 되는 (I_Sub.max) 지점에서의 게이트 전압을 게이트-소스 스트레스 전압으로 DAHC 스트레스를 인가하였다. CHC 스트레스 조건은 드레인-소스 전압과 게이트-소스 전압을 동일한 조건으로 설정하였다.
본 논문에서는 65 nm CMOS 기술에서 다른 임계 전압을 갖는 소자들, 즉 임계전압이 낮은 소자 (LVT)와 기준 임계 전압을 갖는 소자 (RVT)에 대해 핫 캐리어 신뢰성 특성을 비교하였다. 특히 철저한 분석을 위해 CHC와 DAHC 두 가지 스트레스 조건에서 모두 소자의 수명 (lifetime)을 비교하고 소자에 따른 열화 특성과 그에 따른 메커니즘을 분석하였다.

대상 데이터

본 논문에 사용된 소자는 65 nm standard logic CMOS 기술을 이용하여 제작되었다. 유효 산화막 두께 (equivalent oxide thickness)는 약 1.
본 논문에 사용된 소자는 65 nm standard logic CMOS 기술을 이용하여 제작되었다. 유효 산화막 두께 (equivalent oxide thickness)는 약 1.25 nm, 게이트 넓이 (gate width)는 20 um, 유효 채널 길이 (effective channel length)는 60 nm이며 채널 도핑 (channel doping)에 따른 330 mV (LVT), 430 mV (RVT) 임계전압을 갖는 소자들이 제작되었다.

성능/효과

결과적으로 그림 5(a)에서 볼 수 있듯이 LVT 소자는 DAHC 스트레스인 경우가 CHC 스트레스인 경우에 비해 기울기가 1에 더 가까운 것을 통해 계면 트랩 준위 생성에 우세한 것을 알 수 있다. 또한, 그림 5(b)의 RVT 소자는 DAHC와 CHC 스트레스 모두 계면 트랩 준위 생성 보다는 산화막 내의 전하 트래핑이 더 우세한 것을 알 수 있다.
특성의 변화를 보여주고 있다. LVT 소자와 RVT 소자 모두 스트레스 시간에 따라 임계 전압이 증가하고 드레인 전류가 감소하는 열화 (degradation) 특성이 나타나는 것을 알 수 있다. 이러한 데이터를 이용하여 스트레스 시간에 따라 I_Dsat, V_T.
소자가 Scale-down 됨에 따라 핫 캐리어에 의한 열화가 주로 DAHC에서 CHC로 변화된다는 일반적인 보고 내용과 달리, 본 논문에서 측정된 LVT, RVT 소자 모두 DAHC 스트레스에서 열화가 심하고 짧은 수명을 나타내었다. RVT 소자인 경우에는 CHC와 DAHC 스트레스에서 모두 동일한 소자 열화 메카니즘을 나타내는 것에 비하여, LVT 소자에서는 CHC보다 DAHC인 경우에 interface trap의 발생에 의한 소자 열화가 더 크게 나타남을 알 수 있었다.
그래프와 표에서 볼 수 있듯이, 채널 도핑 농도에 따라 LVT와 RVT 소자의 임계전압 0.1 V 정도 차이를 보였으며, 드레인 전류는 약 82 μA 차이를 보였으며, 두 소자 모두 매우 안정된 소자 특성을 나타냄을 알 수 있다.
그리고 전하 펌핑 기술을 통해 추출된 임계전압의 변화량 (ΔVT.Cal)은 순수하게 계면 트랩 생성에 의한 것으로, 이 두 임계전압을 연관 했을 때, 기울기가 1에 가까우면 핫 캐리어 스트레스에 소자 열화가 계면 트랩 생성에 의한 것이 우세하다는 것을 알 수 있다.
본 논문에서는 65 nm CMOS 기술에서 일반 임계 전압을 갖는 소자와 낮은 임계 전압을 갖는 소자들의 신뢰성을 비교 분석하였다. 소자가 Scale-down 됨에 따라 핫 캐리어에 의한 열화가 주로 DAHC에서 CHC로 변화된다는 일반적인 보고 내용과 달리, 본 논문에서 측정된 LVT, RVT 소자 모두 DAHC 스트레스에서 열화가 심하고 짧은 수명을 나타내었다. RVT 소자인 경우에는 CHC와 DAHC 스트레스에서 모두 동일한 소자 열화 메카니즘을 나타내는 것에 비하여, LVT 소자에서는 CHC보다 DAHC인 경우에 interface trap의 발생에 의한 소자 열화가 더 크게 나타남을 알 수 있었다.
5의 기울기를 나타내고 있다. 이는 본 실험에서 사용된 65 nm 소자인 경우 게이트 산화막 특성, 소스/드레인의 도핑 구조, 채널의 구조 등이 복합적으로 작용하여 CHC 스트레스 조건에서도 계면 트랩 준위 생성이 우세하게 발생한다는 것을 나타낸다고 할 수 있다. 즉, 채널 길이 축소, 산화막 두께 축소에 따라 채널 내에 존재하는 수평 및 수직 전계, 충돌 전이계수 (impact ionization factor)의 증가와 발생 위치에 따라 CHC 역시 DAHC 스트레스와 유사하게 계면 트랩 준위 생성 메커니즘으로 변경된 것이라 판단된다.

질의응답

핵심어	질문	논문에서 추출한 답변
	VLSI 시스템이 점차 소형화, 휴대화 되어감에 따라 어떤 문제가 발생하는가?	회로의 성능을 개선하고 한 칩에 더 많은 기능들을 집적하기 위해 소자의 크기는 계속해서 축소되어왔다. 그러나 전력 소모 (power consumption) 증가와 칩의 온도 증가와 그리고 공정 기술이 축소됨에 따라, 전력 밀도 (power density)와 전류 밀도 (current density) 증가하여 전기적 영향에 의한 결함 (electro-migration)과 신뢰성 문제가 대두 되고 있다 [1].
	핫 캐리어 (hot carrier) 열화 현상 중 CHC의 열화 원인은 무엇인가?	신뢰성 문제 중 하나인 핫 캐리어 (hot carrier) 열화 현상은 CHC (channel hot carrier)와 DAHC (drain avalanche hot carrier) 두 가지로 분류된다[2,3]. CHC는 채널 양단에 걸리는 전계에 의해 채널을 통과하는 전자 중 일부가 확률적으로 격자와의 충돌을 하지 않고 가속되어 큰 에너지를 갖게 된 lucky electron이 oxide barrier을 넘어 산화막 내 trap으로 전자가 포획되는 것에 의한 열화로 설명되며, VG=VD 조건에서 가장 많이 발생된다고 알려져 있다. DAHC 는 드레인 끝단에서 드레인과 기판 간에 인가된 전계에 의해 가속되어 에너지를 얻은 전자가 격자와 충돌하여 전자-정공 쌍이 생성되고, 이러한 충돌 이온화 (Impact ionization)가 최대 (VG∼VD/2)가 될 때 가장 큰 열화 특성을 나타낸다.
	핫 캐리어 (hot carrier) 열화 현상은 어떻게 분류되는가?	신뢰성 문제 중 하나인 핫 캐리어 (hot carrier) 열화 현상은 CHC (channel hot carrier)와 DAHC (drain avalanche hot carrier) 두 가지로 분류된다[2,3]. CHC는 채널 양단에 걸리는 전계에 의해 채널을 통과하는 전자 중 일부가 확률적으로 격자와의 충돌을 하지 않고 가속되어 큰 에너지를 갖게 된 lucky electron이 oxide barrier을 넘어 산화막 내 trap으로 전자가 포획되는 것에 의한 열화로 설명되며, VG=VD 조건에서 가장 많이 발생된다고 알려져 있다.

참고문헌 (8)

H. Jiao and V. Kursun, IEEE J. of Solid-State Circuits, 644 (2012).
M. J. Cho and P. Roussel, IEEE Trans. Electr. Dev., 60, 4002 (2013).

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B. Doyle, K. R. Mistry, and J. Faricelli IEEE Trans. Electr. Dev., 18, 51 (1997).

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C. Hu and S. C. Tam, IEEE Trans. Electr. Dev., ED-32, 375 (1985).
B. Doyle, M. Bourcerie, and J. C. Marchetaux, IEEE Trans. Electr. Dev., 37, 744 (1990).

상세보기
K.R.B. Doyle, IEEE Trans. Electr. Dev., 40, 96 (1985).
S. G. Lee, J. M. Hwang, and H. D. Lee, IEEE Trans. Electr. Dev., 49, 1876 (2002).

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E. Amat, T. Kauerauf, and R. Degraeve, IEEE Trans. Electr. Dev., 9, 425 (2009).

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