최소 단어 이상 선택하여야 합니다.
최대 10 단어까지만 선택 가능합니다.
다음과 같은 기능을 한번의 로그인으로 사용 할 수 있습니다.
NTIS 바로가기전기전자학회논문지 = Journal of IKEEE, v.19 no.4, 2015년, pp.514 - 519
조일환 (Dept. of Electronic Engineering, Myongji University) , 서동선 (Dept. of Electronic Engineering, Myongji University)
We propose the multiple gate structure of double gate junctionless metal oxide silicon field oxide transistor (JL MOSFET) for device optimization. Since different workfunction within multiple metal gates, electric potential nearby source and drain region is modulated in accordance with metal gate le...
* AI 자동 식별 결과로 적합하지 않은 문장이 있을 수 있으니, 이용에 유의하시기 바랍니다.
핵심어 | 질문 | 논문에서 추출한 답변 |
---|---|---|
Junctionless (JL) MOSFET의 문제점은 무엇인가? | Junctionless (JL) MOSFET 의 경우 소스와 드레인 그리고 채널 사이에 도핑을 사용하지 않으므로 정밀한 도핑 농도의 분포에 대한 문제가 발생하지 않는다[2]. 하지만 이와 같은 JL MOSFET의 경우에도 짧은 채널로 인한 열화 문제가 발생하게 되며, 이와 같은 문제는 일반적인 MOSFET 과 마찬가지로 다중 게이트와 고유전율 유전체를 적용하는 것으로 성능을 개선하는 것이 가능하다[3]-[9]. 이전에 진행된 성능 개선 연구의 경우 단일 물질 게이트 구조로 진행되어 있으며, 이는 게이트 물질 최적화를 통한 성능 개서에 많은 제약이 있음을 의미한다[10]. | |
3차원 MOSFET에서 어려운 문제는 무엇인가? | 3차원 게이트 구조의 MOSFET 의 경우 나노 크기의 트랜지스터 개발에 있어서 가장 큰 가능성을 갖는 구조로 개발되어 왔다[1]. 하지만 3차원 MOSFET 에서는 정밀한 도핑 농도의 분포를 만드는 것이 해결하기 어려운 문제 중 하나이다. Junctionless (JL) MOSFET 의 경우 소스와 드레인 그리고 채널 사이에 도핑을 사용하지 않으므로 정밀한 도핑 농도의 분포에 대한 문제가 발생하지 않는다[2]. | |
Junctionless (JL) MOSFET의 장점은? | 하지만 3차원 MOSFET 에서는 정밀한 도핑 농도의 분포를 만드는 것이 해결하기 어려운 문제 중 하나이다. Junctionless (JL) MOSFET 의 경우 소스와 드레인 그리고 채널 사이에 도핑을 사용하지 않으므로 정밀한 도핑 농도의 분포에 대한 문제가 발생하지 않는다[2]. 하지만 이와 같은 JL MOSFET의 경우에도 짧은 채널로 인한 열화 문제가 발생하게 되며, 이와 같은 문제는 일반적인 MOSFET 과 마찬가지로 다중 게이트와 고유전율 유전체를 적용하는 것으로 성능을 개선하는 것이 가능하다[3]-[9]. |
T. Park, H. J. Cho, J. D. Choe, I. H. Cho, D. Park, E. Yoon and J. H. Lee, "Characteristics of body-tied triple-gate pMOSFETs," IEEE Electron Dev. Lett. 25, pp. 798-800, December 2011.
C.-W.Lee, A. Afzalian, N. D. Akhavan, R. Yan, I. Ferain, and J.-P Colinge, "Junctionless multigate field-effect transistor," Appl. Phys. Lett. 94, pp. 053511-1-053511-2, February 2009.
J. Rahul, S. Yadav, and V. K. Bohat, "Effects of metal gate electrode and HfO2 in junctionless vertical double gate MOSFET," Intl. Journal of Sci. Eng. And Tech. 3, pp. 671-674, May 2014.
E. Gnani, A. Gnudi, S. Reggiani, and G. Baccarani, "Theory of the junctionless nanowire FET," IEEE Electron Dev. Lett. 58, pp. 2903-2910, September 2011.
R. Rios, A. Cappellani, M. Armstrong, A. Budrevich, H. Gomez, R. Pai, N. Rahhal-orabi, and K. Kuhn, "Comparison of junctionless and conventional trigate transistors with Lg down to 26 nm," IEEE Electron Dev. Lett. 32, pp. 1170-1172, September 2011.
S.-J. Choi, D. Moon, S. Kim, J.-H. Ahn, J.-S. Lee, J.-Y. Kim, and Y.-K. Choi, "Nonvolatile memory by all-around-gate junctionless transistor composed of silicon nanowire on bulk substrate," IEEE Electron Dev. Lett. 32, pp. 602-604, May 2011.
Y. Song, C. Zhang, R. Dowdy, K. Chabak, P. K. Mohseni, W. Choi, and X. Li, "III-V junctionless gate-all-around nanowire MOSFETs for high linearity low power applications," IEEE Electron Dev. Lett. 35, pp. 324-326, March 2014.
S. Gundapaneni, S. Ganguly, and A. Kottantharayil, "Enhanced electrostatic integrity of short-channel junctionless transistor with high ${\kappa}$ spacers," IEEE Electron Dev. Lett. 32, pp. 1325-1327, October 2011.
M.-K. Jung, S.-H. Liu, J.-H. Ahn, K.-T. Lee, H.-S. Kang, Y.-W. Kim, and K.-P. Suh, "The influence of Cu diffusion on NMOS device characteristics," Journal of Kor. Phy. Soc. 40, pp. 692-696, April 2002.
※ AI-Helper는 부적절한 답변을 할 수 있습니다.