[논문]무접합 이중 게이트 MOSFET에서 문턱전압 추출

정학기

doi:10.4313/jkem.2018.31.3.146

Abstract ▼ AI-Helper

In this study, we compared the threshold-voltage extraction methods of accumulation-type JLDG (junctionless double-gate) MOSFETs (metal-oxide semiconductor field-effect transistors). Threshold voltage is the most basic element of transistor design; therefore, accurate threshold-voltage extraction is...

In this study, we compared the threshold-voltage extraction methods of accumulation-type JLDG (junctionless double-gate) MOSFETs (metal-oxide semiconductor field-effect transistors). Threshold voltage is the most basic element of transistor design; therefore, accurate threshold-voltage extraction is the most important factor in integrated-circuit design. For this purpose, analytical potential distributions were obtained and diffusion-drift current equations for these potential distributions were used. There are the ${\phi}_{min}$ method, based on the physical concept; the linear extrapolation method; and the second and third derivative method from the $I_d-V_g$ relation. We observed that the threshold-voltages extracted using the maximum value of TD (third derivatives) and the ${\phi}_{min}$ method were the most reasonable in JLDG MOSFETs. In the case of 20 nm channel length or more, similar results were obtained for other methods, except for the linear extrapolation method. However, when the channel length is below 20 nm, only the ${\phi}_{min}$ method and the TD method reflected the short-channel effect.

주제어

AI 본문요약
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문제 정의

무접합 소자의 경우 채널과 소스/드레인 영역을 동일한 형태의 동일한 도핑농도로 제작함으로써 경계 면에서 발생할 수 있는 급격한 도핑분포의 변화를 피할 수 있으므로 공정이 용이한 장점을 가진다. 본 논문에서는 이러한 연구에 부응하기 위하여 축적형 무접합 이중 게이트(accumulation junctionless double gate, AJLDG) MOSFET에서 가장 합리적으로 문턱전압을 구하는 방법에 대하여 고찰하고자 한다.
이는 TCR (transconductance-to-current ratio) 방법 [6]으로도 잘 알려져 있으며 d²lnI_d/#값의 최솟값을 구하는 방법이다. 본 논문에서는 전술한 방법을 이용하여 AJLDG MOSFET에 대한 문턱전압을 채널 크기 및 산화막 두께 변화에 대하여 고찰하고 나노구조 MOSFET에 합당한 문턱전압 추출 방법을 도출하고자 한다.
Jiang 등은 무접합 이중 게이트 MOSFET에서 채널 내 전위의 최솟값이 Φ_min = 0일 때, 게이트 전압을 문턱전압으로 정의하여 전송특성을 해석하였다 [4]. 본 연구에서는 광범위하게 사용되고 있는 문턱전압 추출 방법을 AJLDG MOSFET에 대하여 적용하여 장단점을 비교하고자한다. 비교를 위하여 사용된 문턱전압 추출 방법은 다음과 같다.

제안 방법

① 가장 물리적인 개념이 적용된 Φmin = 0을 이용하는 Φmin 방법, ② 드레인전류 (Id)-게이트전압(Vg) 특성에서 외삽법(extrapolation method)을 이용하는 선형외삽(linear extrapolation, LE) 방법, ③ Id –Vg 특성의 2차 미분(second derivartives, SD)의 최댓값추출 방법, ④ Id –Vg 특성의 3차 미분(third derivartives, TD)의 최댓값 추출 방법, ⑤ Id –Vg 특성의 대수 값에 대한 2차 미분(logalithmic second derivartives, LSD)의 최솟값 추출 방법, ⑥ Id –Vg 특성의 대수 값에 대한 외삽선이 실제 전류 값과 5%의 오차를 보일 때 게이트 전압을 문턱전압으로 정의하는 매칭 포인트(match-point, MP) 방법 등을 이용하여 구한 문턱전압 값들을 비교 고찰할 것이다.
값과 5%의 차이를 보일 때 게이트 전압을 문턱전압으로 정의하는 방법이다. 기존 MOSFET의 경우 약반전에서 강반전으로 변화할 때의 게이트 전압을 문턱전압으로 정의하고 있는바, AJLDG MOSFET의 경우 적용이 가능한지에 대하여 관찰할 것이다.
또한 채널 내 전위분포에서 Φ(x,y) =0의 조건을 이용한 Φmin 방법에 의하여 문턱전압을 구하여 비교할 것이다.
본 논문에서는 축적형 JLDG MOSFET의 해석학적 전위 분포와 확산-표동 전류방정식을 이용한 문턱전압 추출 방법에 대하여 비교⋅분석하였다.
이와 같이 표현되는 Id –Vg 특성을 이용하여 상기에서 설명한 방법으로 구한 문턱전압을 비교⋅고찰할 것이다.
이와 같이 표현되는 I_d –V_g 특성을 이용하여 상기에서 설명한 방법으로 구한 문턱전압을 비교⋅고찰할 것이다. 특히 채널 두께 및 산화막 두께를 파라미터로 하여 채널 길이 10 nm에서 60 nm까지 문턱전압을 구하여 비교함으로써 채널 길이에 따른 합당한 문턱전압 추출 방법에 대하여 고찰할 것이다.

이론/모형

마지막으로 본 논문에서 비교하고자 하는 방법이 LSD 방법이다. 이는 TCR (transconductance-to-current ratio) 방법 [6]으로도 잘 알려져 있으며 d²lnI_d/#값의 최솟값을 구하는 방법이다.
이를 위하여 Id –Vg 특성은 다음과 같은 확산-표동 전류식을 이용하였다 [4].
이를 위하여 포아송 방정식으로부터 유도한 전위 분포와 확산-표동 전류 방정식을 이용하여 유도된 Id –Vg특성을 이용하였다.

성능/효과

가장 물리적인 개념으로 정의된 Φmin 방법의 경우를 기준으로 Id –Vg 특성을 이용한 방법과 비교해 보면 20 nm 이상에서는 TD 방법이 Φmin 방법과 가장 유사한 결과를 얻을 수 있다는 것을 알 수 있다.
이를 위하여 포아송 방정식으로부터 유도한 전위 분포와 확산-표동 전류 방정식을 이용하여 유도된 I_d –V_g특성을 이용하였다. 결과적으로 LE 방법이 가장 부정확한 방법으로써 외삽선의 정확도에 따라 문턱전압의 변화가 크다는 것을 알 수 있었다. 타 방법의 경우 채널 길이가 20 nm 이상에서는 대체적으로 일치하는 문턱전압을 유도할 수 있었다.
마지막으로 10 nm 이하 영역에서 TD 방법은 단채널 효과를 나타내나 Φmin 방법과 비교하면 과대 반영하고 있다는 것을 알 수 있다.
그러나 채널 길이가 감소하여 20 nm 이하가 되면 단채널 효과를 제대로 반영하지 못하여 LE 방법은 물론 SD, MP, LSD 방법 등은 부정확한 문턱전압을 추출하였다. 이상의 결과에서 알 수 있듯이 Φ_min 방법과 TD 방법이 JLDG MOSFET의 문턱전압 추출을 위하여 가장 적당한 방법이라고 사료된다.
특히 가장 물리적인 개념을 바탕으로 한 Φmin 방법과 TD 방법의 경우 매우 일치하는 결과를 추출할 수 있었다.

후속연구

또한 TD 방법 역시 물리적인 개념을 토대로 개발되었으나 결핍 상태를 근사시키는 과정에서 약간의 오차가 있다는 것을 주시하라 [5]. 이상의 결과와 같이 AJLDG MOSFET의 경우, 문턱전압을 추출하는 방법에 따라 문턱전압에 차이가 발생하므로 정확한 문턱전압 정의를 위하여 보다 물리적인 개념이 적용된 모델이 개발되어야 할 것이다.

질의응답

핵심어	질문	논문에서 추출한 답변
	트랜지스터에서 문턱전압이란?	트랜지스터에서 문턱전압은 트랜지스터의 온/오프를 결정하는 중요한 요소로서 트랜지스터 설계 시 가장 먼저 결정해야 하는 값이다. 기존의 MOSFET에서 문턱전압은 약반전에서 강반전으로 동작형태가 전환되는 게이트 전압으로 정의하며 정량적으로는 산화막과 채널 계면의 표면전위 Φs가 채널 내부의 페르미전위 ΦF의 2배가 될 때의 게이트 전압을 구하여 사용하였다.
	NMOSFET와 PMOSFET의 문제점은?	이와 같은 정의는 공핍형(depletion mode)과 증식형(enhancement mode) MOSFET 또는 NMOSFET와 PMOSFET에 대하여 공히 사용할 수 있다. 그러나 트랜지스터의 채널 길이가 10 nm 이하로 감소하면서 문턱전압 이하 영역에서의 단채널 효과가 트랜지스터 동작에 심각한 영향을 미치게 되었으며 이를 해결하기 위하여 개발된 다중게이트 MOSFET의 경우, 채널 전체가 완전 결핍(fully depleted) 상태에서 동작하므로 전술한 바와 같이 강반전에서의 문턱전압 정의에 대한 새로운 연구가 진행되고 있다 [1]. 기존의 접합형 이중 게이트 MOSFET는 채널 길이가 짧아지면서 채널과 소스/드레인 영역을 다른 형태로 도핑시키기 어려워지고 있으며 소스/드레인 영역과 채널 경계 면에서 급격한 도핑분포의 변화 때문에 공정의 어려움을 겪고 있다.
	기존의 MOSFET에서 문턱전압은 어떻게 정의되는가?	트랜지스터에서 문턱전압은 트랜지스터의 온/오프를 결정하는 중요한 요소로서 트랜지스터 설계 시 가장 먼저 결정해야 하는 값이다. 기존의 MOSFET에서 문턱전압은 약반전에서 강반전으로 동작형태가 전환되는 게이트 전압으로 정의하며 정량적으로는 산화막과 채널 계면의 표면전위 Φs가 채널 내부의 페르미전위 ΦF의 2배가 될 때의 게이트 전압을 구하여 사용하였다. 이와 같은 정의는 공핍형(depletion mode)과 증식형(enhancement mode) MOSFET 또는 NMOSFET와 PMOSFET에 대하여 공히 사용할 수 있다.

참고문헌 (8)

R. D. Trevisoli, R. T. Doria, M. de Souza, and M. A. Pavanello, Solid-State Electron., 90, 12 (2013). [DOI: https://doi.org/10.1016/j.sse.2013.02.059]

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A. Ortiz-Conde, F. J. Garcia-Sanchez, J. Muci, A. T. Barrios, J. J. Liou, and C. S. Ho, Microelectron. Reliab., 53, 90 (2013). [DOI: https://doi.org/10.1016/j.microrel.2012.09.015]

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F. J. Garcia-Sanchez, A. Ortiz-Conde, and J. Muci, Microelectron. Reliab., 46, 731 (2006). [DOI: https://doi.org/10.1016/j.microrel.2005.07.116]

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C. Jiang, R. Liang, J. Wang, and J. Xu, AIP Adv., 5, 057122 (2015). [DOI: https://doi.org/10.1063/1.4921086]

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J. S. Wong, J. G. Ma, K. S. Yeo, and M. A. Do, Proc. Technical Proceedings of the 2001 International Conference on Modeling and Simulation of Microsystems (Nano Science and Technology Institute, North Carolina, 2001) p. 534.
T. Rudenko, V. Kilchytska, M.K.M. Arshad, J. P. Raskin, A. Nazarov, and D. Flandre, IEEE Trans. Electron Dev., 58, 4180 (2011). [DOI: https://doi.org/10.1109/TED.011.2168227]

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Z. Ding, G. Hu, J. Gu, R. Liu, L. Wang, and T. Tang, Microelectron. J., 42, 515 (2011). [DOI: https://doi.org/10.1016/j.mejo.2010.11.002]

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D. Y. Jeon, S. J. Park, M. Mouis, M. Berthome, S. Barraud, G. T. Kim, and G. Ghibaudo, Solid-State Electron., 90, 86 (2013). [DOI: https://doi.org/10.1016/j.sse.2013.02.047]

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