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문제 정의
- 본 논문에서는 높은 코딩 효율과 선형성을 갖는 새로운 구조의 EER 송신기 구조[6]에 대해 설명하고, 이 구조를 CMOS 공정으로 구현하기 위한 3-레벨 인코딩 블록(델타-시그마 모듈레이터, 아날로그/RF 인터페이스, IQ 변조기, 믹서 및 구동증폭기)의 설계 방법과 결과를 상세히 다루었다.
제안 방법
- 구동증폭기는 광대역 특성을 얻기 위해 2차 대역통과 필터를 사용하였으며, 고주파에서 감소되는 이득을 보상 하기 위해 3.6 GHz 영역에 직렬 피킹 인덕터를 추가하여 3.1 GHz의 대역폭을 갖는 구동 증폭기를 설계하였다[7].
- 송신 시스템의 효율 및 선형성을 개선하기 위해 새로운 개념의 EER 송신기를 제안하고 구현하였다. 제안된 구조는 3-레벨 인코딩 기법을 통해 72.
- 상기 시제품 칩의 성능 검증을 위한 측정 셋업을 그림 8에 나타내었다. 송신기의 성능은 8.5 dB PAPR을 갖는 LTE 20 MHz 입력 신호를 통해 2.13 GHz의 반송주파수에서 검증하였으며, 모든 장비들의 동기를 맞추기 위해 PC를 비롯한 모든 계측기 들은 10 MHz 레퍼런스 및 트리거 신호를 공유하여 사용 하였다. 그림 9는 DSM과 구동증폭기 출력의 측정된 파형을 나타낸다.
- 이러한 입력신호는 이중모드 전원 변조기(SM)와 함께 전력증폭기가 높은 효율과 선형성을 갖도록 해 준다. 여기서 DSM, IQ 변조기, 믹서, 그리고 구동 증폭기는 CMOS 칩을 통해 구현하였으며, 다음에서 세부 블록의 특징을 서술하기로 한다.
- 양자화기에서 출력된 두 개의 신호를 하나의 비트 흐름으로 표현하기 위해서 3-레벨 DAC 회로가 추가되었다. 이 DAC는 뒷단의 믹서를 직접 구동하여 추가적인 전압 버퍼를 사용하지 않도록 전류 구동 방식을 적용하였다. 양자화기의 출력 값에 따라 사용된 DAC는 50 Ω 부하를 통해 0, 250, 500 mV의 세 가지 전압을 생성하여 믹서에 인가한다.
- 이러한 3-레벨 출력을 위해 모듈레이터 내의 비교기에서 사용하는 기준 전압은 ± Full scale/4를 사용하였으며, 변조기는 이 기준 전압과 입력 신호를 비교하고 발생하는 오차를 누적 및 보정하여 입력 신호의 평균값과 출력 신호의 평균값이 같아지도록 만드는 동작을 수행한다.
- 제안된 EER 송신기에 사용된 DSM은 연속시간 2차 3-레벨 구조를 사용하였다. 그림 4(a)에서 보이는 바와 같이, DSM은 2개의 적분기, 2개의 비교기 및 1개의 궤환 DAC로 구성하였으며, DAC의 개수를 줄이기 위한 1개의 피드 포워드(feedforward) 경로와 제로 최적화를 위한 1개의 피드백(feedback) 경로를 포함하였다.
- 따라서 제안된 EER 송신기의 시간부정합을 보정하기 위해서는 그림 5(b)와 같이 포락선 신호와 위상 신호가 동시에 조절되어야만 한다. 제안된 기법은 기저대역 프로세서를 통해 위상 신호의 성긴 지연을 수행한 뒤, DSM 출력 신호의 세부 지연을 통해 두 신호의 정합을 이루는 방식을 취하고 있다. DSM 출력 신호의 세부 지연은 설계의 유연성을 위해 플립-플롭 회로를 통해 조절 가능하도록 구현되었으며, 스위칭 노이즈 절감 기법을 사용하였다.
- 이러한 3-레벨 출력을 위해 모듈레이터 내의 비교기에서 사용하는 기준 전압은 ± Full scale/4를 사용하였으며, 변조기는 이 기준 전압과 입력 신호를 비교하고 발생하는 오차를 누적 및 보정하여 입력 신호의 평균값과 출력 신호의 평균값이 같아지도록 만드는 동작을 수행한다. 표 1에 DSM의 인코딩 레벨에 따른 코딩효율 특성을 Schreier의 DSM toolbox 를 이용하여 계산하였다[6],[10]. 상기 DSM의 비교기에서 출력된 두 개의 디지털 신호는 아날로그/RF 인터페이스 회로로 전달된다.
대상 데이터
- 양자화기의 출력 값에 따라 사용된 DAC는 50 Ω 부하를 통해 0, 250, 500 mV의 세 가지 전압을 생성하여 믹서에 인가한다.
이론/모형
- 제안된 기법은 기저대역 프로세서를 통해 위상 신호의 성긴 지연을 수행한 뒤, DSM 출력 신호의 세부 지연을 통해 두 신호의 정합을 이루는 방식을 취하고 있다. DSM 출력 신호의 세부 지연은 설계의 유연성을 위해 플립-플롭 회로를 통해 조절 가능하도록 구현되었으며, 스위칭 노이즈 절감 기법을 사용하였다. 그림 5(c)에 단위 플립-플롭 회로를 나타내었다.
- 그림 1과 같이 제안된 송신기는 코딩 효율을 높이기 위해 DSM에 3-레벨(1.5-bit) 인코딩 기법을 도입하였고, 백-오프 영역의 효율을 개선하기 위해 전력증폭기의 바이어스에 이중 전원 변조기법을 적용하였다. 그림 2를 통해 송신기의 동작을 설명하면 다음과 같다.
- 그러나 다중 레벨 인코딩의 경우, 전력증폭기의 효율을 개선시키기 위한 전원 변조기법이 추가적으로 요구되므로, 설계의 복잡도를 증가시키게 된다. 따라서 제안된 EER 송신기는 설계의 복잡도를 최소화하면서 최대의 전력효율을 얻을수 있는 3-레벨 인코딩 기법을 적용하였다. 이러한 3-레벨 출력을 위해 모듈레이터 내의 비교기에서 사용하는 기준 전압은 ± Full scale/4를 사용하였으며, 변조기는 이 기준 전압과 입력 신호를 비교하고 발생하는 오차를 누적 및 보정하여 입력 신호의 평균값과 출력 신호의 평균값이 같아지도록 만드는 동작을 수행한다.
- 믹서는 DSM의 3-레벨 변조 신호와 상향 주파수 변환된 위상신호를 결합해 주는 역할을 수행하며, ACLR 및 EVM 특성을 개선하기 위해 이중 평형 수동 믹서 구조 (Double Balanced Passive Mixer Structure)를 사용하였다.
성능/효과
- IQ 변조기의 성능은 믹서 구조에 의해 결정되는데, 수동 믹서를 사용할 경우, IQ 변조기 설계의 제약사항은 IQ 누화(crosstalk)의 문제로 귀결된다. IQ 누화 현상은 그림 6(a)와 같이, 50 %의 듀티 사이클에 의해 발생되는 LO 신호의 중첩에 의한 것으로, 25 % 듀티 사이클을 사용하면 이미지 전류의 발생을 억제하여 이러한 현상을 극복할수 있다. 추가적인 회로와 전력소모 없이 25 % 듀티 사이클을 구현하기 위해 그림 6(b)와 같이 적층 트랜지스터 기법을 제안하여 사용하였다.
- 2.13 GHz 반송 주파수를 중심으로 18 MHz 대역폭에서의 신호 전력은 —1.94 dBm(0.64 mW)이고, 4 GHz 대역폭에서의 신호 전력은 —0.55 dBm(0.88 mW)이므로 코딩효율은 72.6 %를 얻을 수 있다.
- 6 %의 높은 코딩효율을 가지며, PAPR이 큰 입력신호를 준-디지털 방식으로 처리하여 선형성을 개선할 수 있다. 8.5 dB PAPR을 갖는 20 MHz LTE 입력 신호에 대해 2.13 GHz 반송주파수에서 37.5 dBc 수준의 ACLR과 3.7 %의 EVM을 얻었다. 이러한 결과로 미루어 볼 때, 제안된 EER 송신기는 차세대 송신 시스템에 적용될 수 있을 것이다.
- 제안된 송신기는 DSM의 지연이 3/fs에서 신호 정합이 이루어져, 최적의 ACLR 및 EVM 성능을 보임을 확인할 수 있다. 그러나 포락선과 위상의 시간 부정합이 발생함에 따라 송신 성능이 감소함을 알 수 있고, 포락선 신호가 약 2/fs 만큼 지연될 경우, 약 3 dB의 ACLR과 1.5 %의 EVM 특성이나빠짐을 확인할 수 있다. 비록 이러한 시간 부정합이 송신기의 선형성을 저해하는 요인이 된다고 할지라도 제안된 EER 구조는 기존의 피코 초(ps) 단위로 지연시간을 조절해야 하는 기존 구조[1],[9]들에 비해 시간 부정합에 의한 영향을 줄일 수 있다.
- 0과 1의 두 가지 레벨로 인코딩된 신호는 이론적으로 최대 45 % 정도의 코딩 효율만을 얻을 수 있으므로 전체 시스템의 전력효율은 이 값에 의해 제한되어 높은 효율을 달성하는데 한계가 있다. 둘째, EER 방식은 포락선 신호와 위상 신호를 분리하여 처리한 뒤 재결합하는 과정을 거치게 되므로, 신호들 사이의 시간 부정합이 전체 송신기 선형성에 큰 영향을 미치게 된다. 전력증폭기에서 신호가 재결합되는 Polar 구조[3] 및 Kahn 구조[1]의 경우, 전력증폭기의 대역폭 제한으로 인해 이러한 현상이 더욱 심화된다.
- 6 %를 얻을 수 있다. 이러한 코딩효율 값은 45 % 수준의 코딩효율을 갖는 2-레벨 변조 방식의 EER 송신기에 비해 약 65 % 이상 개선된 값을 보이고 있음을 확인할 수 있다.
- 7 %의 값을 보인다. 제안된 EER 송신기를 통해 얻은 이러한 성능지표들은 현재까지 발표된 EER 송신기 중 가장 넓은 대역폭을 지원하고 있 으며, 같은 대역폭을 처리할 수 있는 송신기 중에서는 가장 높은 수준의 ACLR 및 EVM 특성을 보임을 확인할 수 있다. 제안된 송신기의 성능을 기존의 EER 송신기와 비교하여 표 2에 나타내었다.
- 송신 시스템의 효율 및 선형성을 개선하기 위해 새로운 개념의 EER 송신기를 제안하고 구현하였다. 제안된 구조는 3-레벨 인코딩 기법을 통해 72.6 %의 높은 코딩효율을 가지며, PAPR이 큰 입력신호를 준-디지털 방식으로 처리하여 선형성을 개선할 수 있다. 8.
- 그림 12는 LTE 20 MHz 입력신호에 대해 포락선의 지연시간을 조절하면서 포락선과 위상신호의 시간 부정합이 송신기의 성능에 미치는 영향을 살펴보았다. 제안된 송신기는 DSM의 지연이 3/fs에서 신호 정합이 이루어져, 최적의 ACLR 및 EVM 성능을 보임을 확인할 수 있다. 그러나 포락선과 위상의 시간 부정합이 발생함에 따라 송신 성능이 감소함을 알 수 있고, 포락선 신호가 약 2/fs 만큼 지연될 경우, 약 3 dB의 ACLR과 1.
- 그림 5(c)에 단위 플립-플롭 회로를 나타내었다. 제안된 회로는 필요치 않는 단위 회로를 ENB 스위치를 통해 사용하지 않음으로써 스위칭 동작을 최소화할 수 있어, 이를 통한 노이즈 특성을 개선할 수 있다. 전체 지연 블록은 총 8개의 단계로 구성되어 있으며, 각 단계는 DSM의 샘플링 주기 (1/fs 초)로 구현하였다.
후속연구
- 7 %의 EVM을 얻었다. 이러한 결과로 미루어 볼 때, 제안된 EER 송신기는 차세대 송신 시스템에 적용될 수 있을 것이다.
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