PoP용 패시브 소자 임베디드 기판의 warpage 감소를 위한 파라메타 설계에 관한 연구 A Study on the Parameters of Design for Warpage reduction of Passive components Embedded Substrate for PoP원문보기
본 논문에서는 2개의 패시브 소자가 임베디드된 PoP(Package on Package)용 양면 기판의 휨을 감소시키기 위해 유한요소법을 이용한 수치해석과 파라메타 설계를 위한 다구찌법이 사용되었다. 양면 회로층 두께와 솔더 레지스트 두께가 4인자 3수준으로 설계되어 파라메타 영향도가 분석되었다. 또한, 유닛 영역의 솔더 레지스트가 제거하거나 도포된 모델의 휨을 해석하여 솔더 레지스트의 영향도를 분석하였다. 마지막으로 실험을 통해 수치해석과 다구찌법에 의한 파라메타 설계의 효과를 입증하였다. 연구결과에 의하면 휨에 미치는 영향은 볼 사이드에 있는 회로층이 지배적으로 크고 칩 사이드의 회로층이 두 번째로 크며 솔더 레지스트의 영향이 가장 작았다. 또한, 칩 사이드 유닛영역의 솔더 레지스트는 도포 유무에 따른 영향도가 매우 작았다. 한편 기판의 휨은 볼 사이드 회로층의 두께가 얇을수록, 칩 사이드 회로층의 두께와 솔더 레지스트의 두께는 두꺼울수록 감소하였다.
본 논문에서는 2개의 패시브 소자가 임베디드된 PoP(Package on Package)용 양면 기판의 휨을 감소시키기 위해 유한요소법을 이용한 수치해석과 파라메타 설계를 위한 다구찌법이 사용되었다. 양면 회로층 두께와 솔더 레지스트 두께가 4인자 3수준으로 설계되어 파라메타 영향도가 분석되었다. 또한, 유닛 영역의 솔더 레지스트가 제거하거나 도포된 모델의 휨을 해석하여 솔더 레지스트의 영향도를 분석하였다. 마지막으로 실험을 통해 수치해석과 다구찌법에 의한 파라메타 설계의 효과를 입증하였다. 연구결과에 의하면 휨에 미치는 영향은 볼 사이드에 있는 회로층이 지배적으로 크고 칩 사이드의 회로층이 두 번째로 크며 솔더 레지스트의 영향이 가장 작았다. 또한, 칩 사이드 유닛영역의 솔더 레지스트는 도포 유무에 따른 영향도가 매우 작았다. 한편 기판의 휨은 볼 사이드 회로층의 두께가 얇을수록, 칩 사이드 회로층의 두께와 솔더 레지스트의 두께는 두꺼울수록 감소하였다.
In this paper, numerical analysis by finite element method and parameter design by the Taguchi method were used to reduce warpage of a two passive components embedded double side substrate for PoP(Package on Package). The effect of thickness of circuit layers (L1, L2) and thickness of solder resist ...
In this paper, numerical analysis by finite element method and parameter design by the Taguchi method were used to reduce warpage of a two passive components embedded double side substrate for PoP(Package on Package). The effect of thickness of circuit layers (L1, L2) and thickness of solder resist (SR_top, SR_BTM) were analyzed with 4 variations and 3 levels(minimum, average and maximum thickness) to find optimized thickness conditions. Also, paste effect of solder resist on unit area of top surface was analyzed. Finally, experiments was carried out to prove numerical analysis and the Taguchi method. Based on the numerical and experimental results, it was known that circuit layer in ball side of substrate was the most severe determining deviation for reducing warpage. Buried circuit layer in chip side, solder resist and were insignificant effects on warpage relatively. However, warpage decreased as circuit layer in ball side thickness increased but effect of solder resist and circuit layer in chip side thickness were conversely.
In this paper, numerical analysis by finite element method and parameter design by the Taguchi method were used to reduce warpage of a two passive components embedded double side substrate for PoP(Package on Package). The effect of thickness of circuit layers (L1, L2) and thickness of solder resist (SR_top, SR_BTM) were analyzed with 4 variations and 3 levels(minimum, average and maximum thickness) to find optimized thickness conditions. Also, paste effect of solder resist on unit area of top surface was analyzed. Finally, experiments was carried out to prove numerical analysis and the Taguchi method. Based on the numerical and experimental results, it was known that circuit layer in ball side of substrate was the most severe determining deviation for reducing warpage. Buried circuit layer in chip side, solder resist and were insignificant effects on warpage relatively. However, warpage decreased as circuit layer in ball side thickness increased but effect of solder resist and circuit layer in chip side thickness were conversely.
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문제 정의
따라서, 본 논문에서는 PoP용 양면 패시브 임베디드 기판의 회로층과 솔더 레지스트 두께가 기판의 휨에 미치는 영향을 분석하기 위해 다구찌법과 수치해석을 사용하여 휨을 최소화할 수 있는 최적조건을 도출하였으며 칩 사이드의 유닛영역 솔더 레지스트의 도포가 휨에 미치는 영향도 함께 분석하였다. 또한 다구찌법과 수치해석에 의해 도출된 최적조건을 실험에 의해 비교함으로써 연구의 신뢰성을 확보하였다.
본 논문에서는 PoP용 양면 패시브 임베디드 기판의 회로층과 솔더 레지스트 두께가 기판의 휨에 미치는 영향을 수치해석과 4인자 3수준의 다구찌법으로 분석하고 휨을 최소화하는 최적 두께조건을 도출하였으며 실험을 통해 수치해석의 결과를 입증하였다. 연구결과에 의하면 칩 사이드 솔더 레지스트(SR_Top)의 두께와 윗 회로층(L1)의 두께는 두꺼울수록, 볼 사이드 회로층(L2)의 두께는 얇을수록, 솔더 레지스트(SR_BTM)의 두께는 평균일 때 기판의 휨이 감소하였는데 회로층(L2)의 영향도가 84%로절대적으로 영향도가 가장 높았고 다른 디자인 인자의 영향도는 9% 이하로 매우 낮았다.
본 논문에서는 수치해석의 결과를 실험적으로 입증하기 위해 다구찌 최적설계의 결과를 바탕으로 기판 각 층 두께의 영향을 비교하기 위한 2종의 샘플(샘플 A, 샘플 B)을 제작하였다. Fig.
제안 방법
17) 사용된 다구찌법은 휨이 작으면 작을수록 강건설계인 망소조건을 사용하였고 성능특성치인 휨 대신 SN비(Signal to Noise ratio)분석을 수행하였다. 망소조건은 SN값이 높으면 높을수록 강건설계에 부합한 설계임을 의미한다.
6 mm × 11 mm 크기의 유닛이 126개가 구성되어 있다. 기판은 Fig. 2와같이 1/2면적만을 118,000개의 3차원 솔리드 요소로 모델링하였고, 강체모션(Rigid motion)을 방지하기 위해 기판의 중심노드를 고정하였다. 기판을 구성하고 있는 재료의 특성 값은 Table 1과 같다.
잔동율은 동일한 회로층 면적에 회로형성을 위한 구리가 차지하는 면적비율을 의미한다. 기판의 초기온도를 20oC로 설정하고 Fig. 3과 같은 리플로우 온도조건에서 기판의 휨을 해석하였다. 본 논문에서는 유한요소해석을 위해 범용 프로그램인 MSC/Software사의 MSC/MARC2014 소프트웨어를사용하였다.
따라서, 본 논문에서는 PoP용 양면 패시브 임베디드 기판의 회로층과 솔더 레지스트 두께가 기판의 휨에 미치는 영향을 분석하기 위해 다구찌법과 수치해석을 사용하여 휨을 최소화할 수 있는 최적조건을 도출하였으며 칩 사이드의 유닛영역 솔더 레지스트의 도포가 휨에 미치는 영향도 함께 분석하였다. 또한 다구찌법과 수치해석에 의해 도출된 최적조건을 실험에 의해 비교함으로써 연구의 신뢰성을 확보하였다.
본 논문에서는 설계인자들의 휨에 대한 영향도를 분석하고 최적조건을 도출하기 위해 망소특성에 의한 파라미터 설계를 적용하였다.17) 사용된 다구찌법은 휨이 작으면 작을수록 강건설계인 망소조건을 사용하였고 성능특성치인 휨 대신 SN비(Signal to Noise ratio)분석을 수행하였다.
Table 2는 다구찌법을 사용하여 휨에 미치는 솔더 레지스트와 회로층 두께의 영향도를 분석하기 위해 4인자 3수준을 나타낸 표이다. 설계인자는 칩 사이드와 볼 사이드의솔더 레지스트와 양면 회로층 두께이고, 최소, 평균, 최대두께를 3수준으로 설정하였다. 이와 같이 4인자 3수준의다구찌설계와 수치해석을 위해 본 논문에서는 Table 3과같이 직교배열표 L9(43)를 사용하였다.
기판을 구성하고 있는 재료의 특성 값은 Table 1과 같다. 회로층의 물성은 단순 복합체(Simple rule of mixture)을 적용하고 회로층의 진동율을 고려하여 유닛과 더미영역을 구분하여 계산하였다. 잔동율은 동일한 회로층 면적에 회로형성을 위한 구리가 차지하는 면적비율을 의미한다.
대상 데이터
기판의 사이즈는 240.7 mm × 76.3 mm이며,10.6 mm × 11 mm 크기의 유닛이 126개가 구성되어 있다.
3과 같은 리플로우 온도조건에서 기판의 휨을 해석하였다. 본 논문에서는 유한요소해석을 위해 범용 프로그램인 MSC/Software사의 MSC/MARC2014 소프트웨어를사용하였다.16)
데이터처리
망소조건은 SN값이 높으면 높을수록 강건설계에 부합한 설계임을 의미한다. 해석에 의해 계산된 SN비에 대한 분산분석은 ANOVA(Analysis of variance)를 이용하여 SN비를 최대로 하는 수준을 최적조건으로 선정하였다.
이론/모형
설계인자는 칩 사이드와 볼 사이드의솔더 레지스트와 양면 회로층 두께이고, 최소, 평균, 최대두께를 3수준으로 설정하였다. 이와 같이 4인자 3수준의다구찌설계와 수치해석을 위해 본 논문에서는 Table 3과같이 직교배열표 L9(43)를 사용하였다.
성능/효과
해석결과에 의하면 볼 사이드의 솔더 레지스트(SR_Top)의 두께와 윗 회로층(L1)의 두께는 두꺼울수록, 아래 회로층(L2)의 두께는 얇을수록, 볼 사이드의 솔더레지스트(SR_BTM)의 두께는 평균일 때 기판의 휨이 감소하였다. 그러나, SN값에 의해 분석된 설계인자의 영향도 분석을 보여주는 표에 의하면 아래 회로층(L2)의 영향도가 84%로 절대적으로 영향도가 가장 높고 윗 회로층(L1)의 영향도가 9%로 두 번째로 영향도가 높으며 솔더 레지스트의 영향도는 5% 이하로 매우 낮은 것을 알 수 있다. 이와 같은 해석 결과는 본 논문에 연구대상이 된 양면 회로층을 가진 기판의 구조가 윗 회로층이 열팽창계수가구리보다 낮은 프리프레그 내부에 형성되고, 아래 회로층은 열팽창계수가 구리보다 매우 높은 솔더 레지스트에 도포되어 있는 구조이므로 휨에 대한 아래 회로층의 영향도가 매우 크기 때문으로 판단된다.
실험결과에서 알 수 있는 바와 같이 샘플 B에서 발생한 휨이 작고, 리플로우 온도변화에 따라 변화폭 또한 작게 발생하였다. 따라서 수치해석과 다구찌법에 의해 제안된 기판 각 층의 두께조건이 실제 기판의 휨을 감소시키는데 효과적임이 확인 되었다.
이와 같은 해석결과로부터 PoP용 양면 기판의 두께를 줄이기 위해 회로층이 프리프레그 내부에 형성되면 회로 층의 영향도는 감소하며, 프리프레그 위에 형성된 회로층의 영향도가 매우 증가하기 때문에 기판의 휨을 감소시키기 위해서는 프리프레그 위에 형성된 회로층의 두께를 얇게 관리하는 것이 중요하다. 또한, 실험을 통해 다구찌법과 수치해석에 의한 최적설계의 휨 감소 효과를 확인함으로써 제품개발시 시간과 비용의 절감을 위해 다구찌법과 수치해석이 매우 효과적임을 알 수 있다.
8(a), (b)는 각각 샘플 A와 샘플 B에서 발생한 최대 휨과 리플로우 온도에서 발생한 휨을 비교한 실험결과이다. 실험결과에서 알 수 있는 바와 같이 샘플 B에서 발생한 휨이 작고, 리플로우 온도변화에 따라 변화폭 또한 작게 발생하였다. 따라서 수치해석과 다구찌법에 의해 제안된 기판 각 층의 두께조건이 실제 기판의 휨을 감소시키는데 효과적임이 확인 되었다.
본 논문에서는 PoP용 양면 패시브 임베디드 기판의 회로층과 솔더 레지스트 두께가 기판의 휨에 미치는 영향을 수치해석과 4인자 3수준의 다구찌법으로 분석하고 휨을 최소화하는 최적 두께조건을 도출하였으며 실험을 통해 수치해석의 결과를 입증하였다. 연구결과에 의하면 칩 사이드 솔더 레지스트(SR_Top)의 두께와 윗 회로층(L1)의 두께는 두꺼울수록, 볼 사이드 회로층(L2)의 두께는 얇을수록, 솔더 레지스트(SR_BTM)의 두께는 평균일 때 기판의 휨이 감소하였는데 회로층(L2)의 영향도가 84%로절대적으로 영향도가 가장 높았고 다른 디자인 인자의 영향도는 9% 이하로 매우 낮았다.
4(a),(b)에서 표시한 바와 같이 최대 리플로우 온도에서 발생한 휨결과를 사용하였다. 해석결과에 의하면 볼 사이드의 솔더 레지스트(SR_Top)의 두께와 윗 회로층(L1)의 두께는 두꺼울수록, 아래 회로층(L2)의 두께는 얇을수록, 볼 사이드의 솔더레지스트(SR_BTM)의 두께는 평균일 때 기판의 휨이 감소하였다. 그러나, SN값에 의해 분석된 설계인자의 영향도 분석을 보여주는 표에 의하면 아래 회로층(L2)의 영향도가 84%로 절대적으로 영향도가 가장 높고 윗 회로층(L1)의 영향도가 9%로 두 번째로 영향도가 높으며 솔더 레지스트의 영향도는 5% 이하로 매우 낮은 것을 알 수 있다.
휨결과는 그림에 표시된 바와 같이 최대 휨이 발생하는 기판의 모서리에서 계산되었다. 해석결과에 의하면 유닛영역의 솔더 레지스트 도포유무와 무관하게 휨의 경향은 동일하였고, 기판의 볼 사이드를 기준으로 오목한 형태의 변형을 나타내었으며 휨의 경향이 리플로우 온도의 프로파일과 비슷한 경향을 나타내었다.
질의응답
핵심어
질문
논문에서 추출한 답변
PoP의 수요가 증가하는 이유는 무엇인가?
모바일용 스마트기기의 보급확대와 고기능화로 PoP의 수요가 증가하고 있으며 디자인의 자유도를 높이고 소형화하기 위해 수동소자가 기판 내부에 실장된 PoP용 임베디드 기판의 적용도 확대되고 있다.
PoP용 기판은 어떠한 특징을 가지는가?
PoP용 기판은 회로설계를 패키지업계에서 결정하는 수주산업의 특성을 가지고 있기 때문에 기판제조분야의 휨 감소방안은 기판의 각 층 두께조정, 더미디자인 변경, 제조공정 변경 등으로 제한되어 있고 제조공정은 많은 시행착오를 거쳐 상당부분 안정화되어 있기 때문에 기판분야의 휨 감소를 위한 연구는 각 층의 두께 조정과 더미디자인 변경 등을 중심으로 수행되고 있다. 특히, 기판 각 층의 두께는 제조공정 능력에 의해 편차가 불가피하게 발생하기 때문에 각 층 두께조정에 의한 휨 제어는 매우 유효한 방법이라고 할 수 있다.
PoP의 패키지 신뢰성향상에 중요한 설계인자는 무엇인가?
1-3) 따라서 패키지와 기판 레벨의 휨을 감소시키기 위한 연구가 학계와 산업계에서 지속적으로 진행되고 있으며,4-6) 수치해석과 실험계획법을 이용한 연구개발도 활발히 적용되고 있다.7-9)특히, 최근 능동소자나 수동소자가 기판내부 에실장 되면서 기판의 휨은 패키지의 신뢰성향상을 위해 매우 중요한 설계인자가 되고 있다.10-15)
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