The radar signal processing procedure is divided into the pre-processing such as frequency down converting, down sampling, pulse compression, and etc, and the post-processing such as doppler filtering, extracting target information, detecting, tracking, and etc. The former is generally designed usin...
The radar signal processing procedure is divided into the pre-processing such as frequency down converting, down sampling, pulse compression, and etc, and the post-processing such as doppler filtering, extracting target information, detecting, tracking, and etc. The former is generally designed using FPGA because the procedure is relatively simple even though there are large amounts of ADC data to organize very quickly. On the other hand, in general, the latter is parallel processed by multiple DSPs because of complexity, flexibility and real-time processing. This paper presents the radar signal processor design using FPGA which includes not only the pre-processing but also the post-processing such as doppler filtering, bore-sight error, NCI(Non-Coherent Integration), CFAR(Constant False Alarm Rate) and etc.
The radar signal processing procedure is divided into the pre-processing such as frequency down converting, down sampling, pulse compression, and etc, and the post-processing such as doppler filtering, extracting target information, detecting, tracking, and etc. The former is generally designed using FPGA because the procedure is relatively simple even though there are large amounts of ADC data to organize very quickly. On the other hand, in general, the latter is parallel processed by multiple DSPs because of complexity, flexibility and real-time processing. This paper presents the radar signal processor design using FPGA which includes not only the pre-processing but also the post-processing such as doppler filtering, bore-sight error, NCI(Non-Coherent Integration), CFAR(Constant False Alarm Rate) and etc.
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문제 정의
본 논문에서는 FPGA를 이용한 레이더 신호처리 구현을 위해 System Generator 기반의 신호처리 로직 설계에 대해 기술하였고, 개발된 로직의 기능 및 성능을 검증하기 위해 MATLAB 연산 결과와 비교를 수행하였다.
본 논문에서는 위와 같은 한계를 극복하고자, 기존의 레이더 소프트웨어 신호처리 방식을 FPGA 로직으로 설계 및 검증한 내용을 언급한다. 로직 개발은 신호 전처리와 후처리 로직으로 구분하여 진행하였고, 개발 툴은 Xilinx사의 System Generator를 이용하였다.
제안 방법
FPGA가 나누기 연산에 취약하기 때문에 나누기 연산 제거 및 로직 단순화 목적으로 합 채널의 전력 |Σ|2만큼 가중된 값을 계산하도록 하였다.
Fig. 6에서 구현한 펄스압축은 실수부·허수부의 기준신호를 필터계수로 사용하는 두 개의 8채널(= Real/Imag 입력 × 4채널)의 FIR필터로 구현하였다.
거리·도플러의 2차원 맵으로 구성된 데이터 윈도우에서 2차원 CFAR 윈도우가 거리·도플러 방향으로 이동하면서 CFAR 테스트를 수행한다.
본 논문에서는 위와 같은 한계를 극복하고자, 기존의 레이더 소프트웨어 신호처리 방식을 FPGA 로직으로 설계 및 검증한 내용을 언급한다. 로직 개발은 신호 전처리와 후처리 로직으로 구분하여 진행하였고, 개발 툴은 Xilinx사의 System Generator를 이용하였다. System Generator는 MATLAB Simulink상에서 로직을 개발하기 때문에 기존 VHDL이나 Verilog에 익숙하지 않은 사람도 쉽게 신호처리 로직을 개발하고 검증할 수 있는 장점이 있다.
본 논문에서 구현한 FPGA 로직은 현재 실제 하드웨어에 탑재하여 시험 중이며, 그 외에 연산부하가 많은 것으로 알려진 클러스터링 알고리즘과 STAP(SpaceTime Adaptive Processing) 알고리즘을 FPGA로 구현 중에 있다.
본 연구에서 구현한 CFAR는 CA(Cell Average)와 OS(Order Statistics) 방식으로 CA는 기준 셀들의 평균값을, OS는 기준 셀들을 크기 순서로 정렬한 후 지정된 선택 비율에 해당되는 셀 값을 선정한다.
본 연구에서 구현한 FPGA 2D OS-CFAR의 연산속도를 기존에 FPGA로 구현한 결과와 비교하고자 하였으나 국내·외에 유사한 연구 사례 및 문헌이 없기 때문에, 연산성능을 간접적으로 확인하기 위하여 CUDA(Compute Unified Device Architecture) GPU(GraphicProcessing Unit)를 이용한 2D OS-CFAR 구현 결과[9]를 사용하였다.
본 연구에서는 제곱 검파기를 사용하였으며 FFT Power 블록은 표적 탐지에 사용되는 제곱 검파 값인 FFT 스펙트럼의 전력을 계산한다. Fig.
18에서 “CA 평균계산”으로 명시된 블록의 내부이다. 입력된 기준 셀 값에 대하여 유효성을 판단하여 데이터 값과 유효성(유효 시 1)을 출력하고, 단계별로 합산된 유효 셀 값을 유효 셀 개수로 나누어 평균값을 출력한다.
정합필터를 FPGA로 구현하기 위해서, Fig. 4와 같이 기준신호를 필터계수로 사용하는 4개의 FIR 필터를 사용하였다. 펄스압축의 실수부결과는 FIR1과 FIR2의 차로, 허수부결과는 FIR3과 FIR4의 합으로 계산된다[3].
참고논문에서는 2D OS-CFAR는 400×300데이터 윈도우 20세트에, 기준 셀 개수와 K Value 변화 조건에 따른 연산시간을 측정하였다.
9는 System Generator를 이용해 구현한 후처리 로직 블록도이다. 후처리 과정 역시 운용 파형에 따라 두 종류의 독립적인 신호처리 경로를 거치지만, 로직공용화를 위해 외부설정으로 분기하여 동작하도록 설계하였다. 로직은 신호처리 개념에 의해 채널보정, FFT, NCI, CFAR 등의 기능블록을 포함한다.
데이터처리
개발한 FPGA 전처리 로직의 성능 확인을 위하여 MATLAB 시뮬레이션 결과와 비교해 보았다. Fig.
후처리 로직 검증은 앞의 전처리 로직과 동일하게 MATLAB 코드로 계산한 결과와 비교하였다. Fig.
이론/모형
기존 레이더 장비 신호처리 방식은 다수의 DSP(Digital Signal Processor) 기반의 소프트웨어 신호처리방식을 사용하였다. 이러한 소프트웨어 신호처리 방식은 개발이 용이하고 신호처리 알고리즘 수정·변경이 쉽지만, 소형·경량·저전력의 기본 요구사항을 만족하면서 다기능·고해상도 처리에 필요한 연산능력을 향상시키는 데는 한계가 있다.
정렬 알고리즘은 병렬처리 시 효율적인 방법으로 알려진 Batcher’s even-odd 알고리즘을 사용하였다[8].
성능/효과
본 논문에서 구현한 FPGA 기반의 2D OS-CFAR가 참고문헌 대비 작게는 5배, 크게는 6배 이상의 연산속도 향상이 있음을 확인할 수 있었으며, 윈도우 개수가 증가할수록 연산시간의 차이가 더 커짐을 알 수 있다.
그림에서 임계값을 통과한 셀은 빨간 원으로 표시하였다. 분석결과 FPGA로 구현한 신호처리 기능들이 정상 동작함을 확인하였다.
7, 8은 개발한 FPGA 전처리 로직 출력을 MATLAB에서 후처리(펄스압축·FFT) 한 결과이다. 비교결과 3.0E-6dB 미만의 계산차이를 보였는데, 이는 로직 내부에 고정소수점(Fixed Point) 연산을 수행한 후 최종 부동소수점(Floating Point)으로 형 변환하여 출력함에 있어서 발생하는 형 변환 상의 반올림 오차 수준임을 확인하였다.
질의응답
핵심어
질문
논문에서 추출한 답변
소형 레이더 장비에 요구되는 사항은 무엇인가
유도무기체계에 적용되는 전파고도계, RF 탐색기, 전자식 근접신관 등의 소형 레이더 장비는 유도탄 내부의 배터리 전원을 사용하며, 유도탄의 고기동 환경에 적용해야 하기 때문에 소형화·경량화 및 낮은 소모전력 등이 요구된다. 반면에 최근 유도무기는 정밀도 향상을 위하여 복합기능, 고해상도 신호처리 등이 요구되어 빠른 연산속도를 갖는 신호처리기가 필요한 상황이다.
기존 레이더 장비 신호처리 방식인 다수의 DSP 기반의 소프트웨어 신호처리방식의 장점과 단점은 무엇인가
기존 레이더 장비 신호처리 방식은 다수의 DSP(Digital Signal Processor) 기반의 소프트웨어 신호처리방식을 사용하였다. 이러한 소프트웨어 신호처리 방식은 개발이 용이하고 신호처리 알고리즘 수정·변경이 쉽지만, 소형·경량·저전력의 기본 요구사항을 만족하면서 다기능·고해상도 처리에 필요한 연산능력을 향상시키는 데는 한계가 있다.
System Generator의 장점은 무엇인가
로직 개발은 신호 전처리와 후처리 로직으로 구분하여 진행하였고,개발 툴은 Xilinx 사의 System Generator를 이용하였다. System Generator는 MATLAB Simulink 상에서 로직을 개발하기 때문에 기존 VHDL이나 Verilog에 익숙하지 않은 사람도 쉽게 신호처리 로직을 개발하고 검증할 수 있는 장점이 있다. Fig.
참고문헌 (10)
"GPU vs FPGA Performance Comparison," White Paper, BWP001 v1.0, BERTEN.
H. A. Said, A. A. El-Kouny and A. E. El-Henawey, "Design and Realization of Digital Pulse Compression in Pulsed Radars Based on Linear Frequency Modulation(LFM) Waveforms Using FPGA," International Conference on Advanced Information and Communication Technology for Education, pp. 827-832, 2013.
Enrique Escamilla-Hernandez, Victor Kravchenko, Volodymyr Ponomaryov, Dniel Robles-Camarillo and Luis E. Ramos V., “Real Time Signal Compression in Radar Using FPGA,” Cientifica, Vol. 12, No. 3, pp. 131-138, 2008.
XILINX Inc, "System Generator for DSP, Reference Guide, UG638(v14.5)," pp. 283-304, 2013.
William L. Melvin and James A. Scheer, "Principles of Modern Radar, Advanced Techniques," Scitech, pp. 559-560, 2013.
Mark A. Richards, James A. Scheer and William L. Holm, "Principles of Modern Radar, Basic Principles," Scitech, pp. 560-587, 2010.
Mark A. Richards, James A. Scheer and William L. Holm, "Principles of Modern Radar, Basic Principles," Scitech, pp. 589-623, 2010.
Slobodan SIMIC, Milenko ANDRIC and Bojan ZRNIC, “An FPGA Based Implementation of a CFAR Processor Applied to a Pulse-Compression Radar System,” Radioengineering, Vol. 23, No. 1, pp. 73-83, April 2014.
Hans Erik Fjeld, "Application of Parallel Programming in a Automatic Detector for a Pulsed MTD Radar system," Norwegian University of Science and Technology Department of Electronics and Telecommunications, June 2012.
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