[논문]Highly Scalable NAND Flash Memory Cell Design Embracing Backside Charge Storage

Kwon, Wookhyun; Park, In Jun; Shin, Changhwan

doi:10.5573/jsts.2015.15.2.286

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[국내논문] Highly Scalable NAND Flash Memory Cell Design Embracing Backside Charge Storage 원문보기

Journal of semiconductor technology and science, v.15 no.2, 2015년, pp.286 - 291

Kwon, Wookhyun (Samsung Electronics) , Park, In Jun (School of Electrical and Computer Engineering, University of Seoul) , Shin, Changhwan (School of Electrical and Computer Engineering, University of Seoul)

Abstract ▼ AI-Helper

For highly scalable NAND flash memory applications, a compact ($4F^2/cell$) nonvolatile memory architecture is proposed and investigated via three-dimensional device simulations. The back-channel program/erase is conducted independently from the front-channel read operation as information is stored in the form of charge at the backside of the channel, and hence, read disturbance is avoided. The memory cell structure is essentially equivalent to that of the fully-depleted transistor, which allows a high cell read current and a steep subthreshold slope, to enable lower voltage operation in comparison with conventional NAND flash devices. To minimize memory cell disturbance during programming, a charge depletion method using appropriate biasing of a buried back-gate line that runs parallel to the bit line is introduced. This design is a new candidate for scaling NAND flash memory to sub-20 nm lateral dimensions.

Keyword

참고문헌 (10)

H. A. R. Wegner, A. J. Lincoln, H. C. Pao, M. R. O'Connel, R. E. Oleksiak, and H. Lawrence, "The variable threshold transistor, a new electricallyalterable, non-destructive read-only storage device," in IEDM Tech. Dig., vol. 13, pp. 70, 1967.
P. C. Y. Chen, "Threshold-alterable Si-gate MOS devices," IEEE Trans. on Electron Devices, vol. 24, no. 5, pp. 584-586, May 1977.

상세보기
2012 iSuppli annual report.
M. White, "On the Go with SONOS," IEEE Circuits and Device Magazine, vol. 16, no. 4, pp. 22-31, Jul. 2000.
H. Tanaka et al., "Bit cost scalable technology with punch and plug process for ultra high density flash memory," in Proc. Symp. VLSI Technol., pp. 14-15, Jun. 2007.
J. Jang et al., "Vertical cell array using TCAT technology for ultra-high density NAND flash memory," in Proc. Symp. VLSI Technol., pp. 192-193, Jun. 2009.
H. Silva and S. Tiwari, "A nanoscale memory and transistor using backside trapping," IEEE Trans. on Nanotechnology, vol. 3, no. 2, pp. 264-269, Jun. 2004.

상세보기
W. Kwon and T. King Liu, "Compact NAND flash memory cell design utilizing backside charge storage," in IEEE Silicon Nanoelectronics Workshop, Jun. 2010.
C. H. Lee, J. Choi, Y. Park, C. Kang, B. Choi, H. Kim, H. Oh, and W. Lee, "Highly scalable NAND flash memory with robust immunity to program disturbance using symmetric inversion-type source and drain structure," in Proc. Symp. VLSI Technol., pp. 118-119, Jun. 2008.
J.-P. Colinge, Silicon-on-Insulator Technology: Materials to VLSI, Kluwer Academic Publishers, 1997.

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