[논문]SiGe p-FinFET의 C-V 특성을 이용한 평균 계면 결함 밀도 추출과 Terman의 방법을 이용한 검증

김현수; 서영수; 신형철

doi:10.5573/ieie.2015.52.4.056

SiGe p-FinFET의 C-V 특성을 이용한 평균 계면 결함 밀도 추출과 Terman의 방법을 이용한 검증
Extraction of Average Interface Trap Density using Capacitance-Voltage Characteristic at SiGe p-FinFET and Verification using Terman's Method 원문보기

Journal of the Institute of Electronics and Information Engineers = 전자공학회논문지, v.52 no.4, 2015년, pp.56 - 61

김현수 (서울대학교 전기.정보공학부) , 서영수 (서울대학교 전기.정보공학부) , 신형철 (서울대학교 전기.정보공학부)

초록
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고주파에서 이상적인 커패시턴스-전압 곡선과 결함이 존재하여 늘어진 커패시턴스-전압 곡선을 SiGe p-FinFET 시뮬레이션을 이용하여 보였다. 두 곡선이 게이트 전압 축으로 늘어진 전압 차이를 이용하여 평균적인 계면 결함 밀도를 구할 수 있었다. 또한 같은 특성을 이용하는 Terman의 방법으로 에너지에 따른 계면 결함 밀도를 추출하고, 동일한 에너지 구간에서 평균값을 구하였다. 전압 차이로 구한 평균 계면 결함 밀도를 Terman의 방법으로 구한 평균값과 비교하여, 두 방법의 결과가 거의 비슷한 평균 계면 결함 밀도를 나타낸다는 것을 검증하였다.

Abstract ▼ AI-Helper

Ideal and stretch-out C-V curve were shown at high frequency using SiGe p-FinFET simulation. Average interface trap density can be extracted by the difference of voltage axis on ideal and stretch-out C-V curve. Also, interface trap density(Dit) was extracted by Terman's method that uses the same stretch-out of C-V curve with interface trap characteristic, and average interface trap density was calculated at same energy level. Comparing the average interface trap density, which was found by method using difference of voltage, with Terman's method, it was verified that the two methods almost had the same average interface trap density.

주제어

AI 본문요약
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문제 정의

본 연구에서는 채널 물질을 SiGe으로 사용하는 소자들은 매우 높은 계면 결함 밀도(D_it)를 가질 수 있다는 점에 주목하였다. 높은 밀도의 계면 결함은 고주파에서 커패시턴스-전압 곡선의 공핍과 반전 구간이 이상적인 커패시턴스-전압 곡선과 비교하였을 때 육안으로 구별이 가능할 정도로 전압 축에서 늘어지는 현상을 보여준다.

가설 설정

그림 2는 그림 1 구조의 시뮬레이션 Split C-V 곡선이다.^[10] Split C-V 곡선에서 전자와 정공에 의한 각각의 커패시턴스는 분리될 수 있다. 전자와 정공의 농도가 급격하게 변하는 축적영역과 강한 반전영역에서는 게이트 전압에 따라 급격하게 증가하는 모습을 보이지만, 그 이외의 부분에서는 게이트 전압에 대하여 반응성이 작다.
5⨯10^-16 F 과 비교하였을 때 거의 비슷한 값을 가진다는 것을 확인할 수 있다. 계면 결함 밀도(D_it)의 분포 또한 3차원 구조이므로 공간적으로 변할 수 있지만, 본 논문에서는 공간적인 계면 결함 밀도(D_it)의 분포보다는 평균 계면 결함 밀도(D_it)를 구하는 것이므로 그림 1의 FinFET 구조에 그림 3의 빨간색 실선과 같은 계면 결함 밀도(D_it)의 분포가 공간적으로 균일하게 들어가 있음을 가정하였다.

제안 방법

Sentaurus 3D TCAD를 이용하여 SiGe p-FinFET 구조를 시뮬레이션하였다.^[9]Density-gradient 모델을 이용하여 채널의 양자 효과를 고려하였고, 진성 캐리어농도는 band gap narrowing 효과와 fermi 통계 모델이 사용되었다.
(b)는 공핍 영역으로 게이트와 기판 사이의 커패시턴스-전압 곡선이다. Terman의 방법과 비교하기 위하여 동일한 에너지 대역에서 평균 계면 결함 밀도(Dit)를 추출하였다. 전압 차이를 이용하는 방법도Terman의 방법과 마찬가지로 동일한 커패시턴스 값에서는 동일한 표면 전위를 갖는다는 점을 이용하였다.
이번 연구에서는 측정값을 시뮬레이션으로 대체하였다. 그러나 차후 과제로는 실제 측정 자료와 시뮬레이션으로 추출한 이상적인 커패시턴스-전압 곡선을 이용해서 분석하여도 타당한 결론을 도출할 수 있음을 보여야 하겠다.
늘어진 커패시턴스-전압 곡선과 이상적인 커패시턴스-전압 곡선과 비교하여 상대적으로 늘어진 정도를 전압의 차이로 구할 수 있고, 이렇게 구한 전압 차이를 이용하여 에너지 대역에서 평균 계면 결함 밀도(D_it)를 추출할 수 있었다. 이상적인 그리고 계면 결함의 영향으로 늘어진 커패시턴스-전압 곡선의 전압 차이로 추출한 평균 계면 결함 밀도(D_it)의 타당성을 검증하기 위하여, 동일하게 커패시턴스-전압 곡선이 늘어지는 현상을 이용하는 Terman의 방법으로 계면 결함 밀도(Dit)를 추출하고, 추출한 계면 결함 밀도(D_it)의 평균값을 구하였다. 두 가지 방법으로 구한 평균 계면 결함 밀도(D_it)를 비교함으로써 두 곡선의 전압차이로 구한 평균적인 계면결함 밀도(Dit)가 타당함을 증명하였다.
전압 차이를 이용하여 평균 계면 결함 밀도(D_it)를 추출하는 방법도 이전에 언급되었던 Terman의 방법과 마찬가지로, 계면 결함이 존재하는 커패시턴스-전압 곡선이 이상적인 커패시턴스-전압 곡선보다 반전, 공핍 영역에서 전압 축으로 늘어진다는 현상을 이용하였다. 그림 4.

데이터처리

)의 평균값을 구하였다. 금지 대역 내의 에너지 대역에서 계면 결함 밀도(D_it)를 적분하여 평균값을 구하였고 두 가지 방법으로 구한 평균 계면 결함 밀도(D_it)를 표 3에 나타내었다. 표 3의 결과에서 보는 바와 같이 단순히 전압 차이만으로도 금지 대역 내의 동일한 에너지 대역에서 Terman의 방법과 매우 비슷한 결과 값을 가지는 평균 계면 결함 밀도(Dit)를 구할 수 있음을 확인하였다.
식 (4)를 이용하여 금지 대역 내의 에너지 대역에 존재하는 평균 계면 결함 밀도(D_it)를 구하였으며, 전압 차이로 구한 평균 계면 결함 밀도(D_it)를 비교하기 위하여 Terman method로 구한 계면 결함 밀도(D_it)의 평균값을 구하였다. 금지 대역 내의 에너지 대역에서 계면 결함 밀도(D_it)를 적분하여 평균값을 구하였고 두 가지 방법으로 구한 평균 계면 결함 밀도(D_it)를 표 3에 나타내었다.

이론/모형

Average interface trap density(Dit) extracted byTerman’s method and method using difference of voltage.
Interface trap density(Dit) inputted in simulation and extracted by Terman’s method.
[9] Density-gradient 모델을 이용하여 채널의 양자 효과를 고려하였고, 진성 캐리어농도는 band gap narrowing 효과와 fermi 통계 모델이 사용되었다. Hydrodynamic 모델과 shockley-read-hall 모델이 전류 밀도와 generation-recombination을 고려하기 위하여 포함되었다.
Hydrodynamic 모델과 shockley-read-hall 모델이 전류 밀도와 generation-recombination을 고려하기 위하여 포함되었다. 이동도(mobility)는 philips unified mobility 모델과 high-field saturation 모델이 고려되었다.
Terman의 방법과 비교하기 위하여 동일한 에너지 대역에서 평균 계면 결함 밀도(Dit)를 추출하였다. 전압 차이를 이용하는 방법도Terman의 방법과 마찬가지로 동일한 커패시턴스 값에서는 동일한 표면 전위를 갖는다는 점을 이용하였다.

성능/효과

고주파의 이상적인 커패시턴스-전압 곡선과 늘어진커패시턴스-전압 곡선의 서로 다른 모양을 이용하여 계면 결함 준위를 구할 수 있음을 보였다. SiGe은 현재 계면 상태가 매우 나쁘고, 이렇게 나쁜 계면 상태는 고주파의 커패시턴스-전압 곡선을 늘어지게 하는 현상을 보이게 된다.
그림 3의 검은색 점선은 식 (3)으로 추출한계면 결함 밀도(D_it)이다. 금지 대역 안의 에너지 대역의 계면 결함 밀도(D_it)를 도식하였을 때, 시뮬레이션 상에 입력된 계면 결함 밀도(D_it)와 매우 잘 일치한다는 것을 확인할 수 있다.
높은 밀도의 계면 결함은 고주파에서 커패시턴스-전압 곡선의 공핍과 반전 구간이 이상적인 커패시턴스-전압 곡선과 비교하였을 때 육안으로 구별이 가능할 정도로 전압 축에서 늘어지는 현상을 보여준다. 늘어진 커패시턴스-전압 곡선과 이상적인 커패시턴스-전압 곡선과 비교하여 상대적으로 늘어진 정도를 전압의 차이로 구할 수 있고, 이렇게 구한 전압 차이를 이용하여 에너지 대역에서 평균 계면 결함 밀도(D_it)를 추출할 수 있었다. 이상적인 그리고 계면 결함의 영향으로 늘어진 커패시턴스-전압 곡선의 전압 차이로 추출한 평균 계면 결함 밀도(D_it)의 타당성을 검증하기 위하여, 동일하게 커패시턴스-전압 곡선이 늘어지는 현상을 이용하는 Terman의 방법으로 계면 결함 밀도(Dit)를 추출하고, 추출한 계면 결함 밀도(D_it)의 평균값을 구하였다.
이상적인 그리고 계면 결함의 영향으로 늘어진 커패시턴스-전압 곡선의 전압 차이로 추출한 평균 계면 결함 밀도(D_it)의 타당성을 검증하기 위하여, 동일하게 커패시턴스-전압 곡선이 늘어지는 현상을 이용하는 Terman의 방법으로 계면 결함 밀도(Dit)를 추출하고, 추출한 계면 결함 밀도(D_it)의 평균값을 구하였다. 두 가지 방법으로 구한 평균 계면 결함 밀도(D_it)를 비교함으로써 두 곡선의 전압차이로 구한 평균적인 계면결함 밀도(Dit)가 타당함을 증명하였다.
높은 계면 결함 밀도(D_it)를 구함에 있어서Terman의 방법은 에너지에 따른 계면 결함 밀도(D_it)분포를 보다 정확하게 구할 수 있지만, 이상적인 커패시턴스-전압 곡선과 늘어진 커패시턴스-전압 곡선의 전압 차이와 이에 따른 표면 전위의 변화를 반복적으로 수행해야 된다는 번거로움이 있다. 반면에 두 곡선의 동일한 커패시턴스를 갖는 전압 차이를 이용하면 에너지 구역에 분포하는 평균 계면 결함 밀도(D_it)를 보다 간단하고 정확하게 구할 수 있었다.
)의 값으로 볼 수 있다. 소자가 3차원 구조로 고려되었지만 유전율과 산화막 두께와의 관계인 이론적인 산화막 커패시턴스의 값이 4.6⨯10^-16 F으로 그림 2의 이상적인 커패시턴스 곡선의 최댓값인 4.5⨯10^-16 F 과 비교하였을 때 거의 비슷한 값을 가진다는 것을 확인할 수 있다. 계면 결함 밀도(D_it)의 분포 또한 3차원 구조이므로 공간적으로 변할 수 있지만, 본 논문에서는 공간적인 계면 결함 밀도(D_it)의 분포보다는 평균 계면 결함 밀도(D_it)를 구하는 것이므로 그림 1의 FinFET 구조에 그림 3의 빨간색 실선과 같은 계면 결함 밀도(D_it)의 분포가 공간적으로 균일하게 들어가 있음을 가정하였다.
금지 대역 내의 에너지 대역에서 계면 결함 밀도(D_it)를 적분하여 평균값을 구하였고 두 가지 방법으로 구한 평균 계면 결함 밀도(D_it)를 표 3에 나타내었다. 표 3의 결과에서 보는 바와 같이 단순히 전압 차이만으로도 금지 대역 내의 동일한 에너지 대역에서 Terman의 방법과 매우 비슷한 결과 값을 가지는 평균 계면 결함 밀도(Dit)를 구할 수 있음을 확인하였다.

후속연구

이번 연구에서는 측정값을 시뮬레이션으로 대체하였다. 그러나 차후 과제로는 실제 측정 자료와 시뮬레이션으로 추출한 이상적인 커패시턴스-전압 곡선을 이용해서 분석하여도 타당한 결론을 도출할 수 있음을 보여야 하겠다.
하지만 실제 소자에서는 이러한 이상적인 곡선을 얻기 매우 어렵다. 이러한 상황에서 실제 소자와 매우 근사한 구조를 시뮬레이션을 이용하여 만들고 이상적인 커패시턴스-전압 곡선을 추출하여 소자 특성 분석에 이용한다면 위와 같은 어려움에 훌륭한 대안이 될 수 있을 것이다.

질의응답

핵심어	질문	논문에서 추출한 답변
	p형 반도체에서 SiGe가 Si를 대체할 수 있는 이유는?	[1∼4] 그 중에서 좋은 구동 전류 특성을 갖는 p형 반도체를 만들기 위해서는 채널에 높은 정공 이동도가 필요하다. 높은 정공 이동도를 갖는 여러 물질 중에서도 SiGe이 Si과 비교하여 뛰어난 구동 전류 특성을 보이기 때문에 Si을 대체할 수 있는 물질로 각광받고 있다. 그러나 최적화되지 않은 산화막과 기판 사이의 계면은 더욱더 성능을 향상시키기 위해 극복해야 될 장애로 남아있다.
	계면 결함 밀도란?	계면 결함 밀도(Interface Trap Density, Dit)는 계면의 상태를 파악하고, 소자 특성을 향상시키기 위하여 사용되는 중요한 수치이다. 이러한 계면 결함 밀도(Dit)를 추출하기 위해 사용하는 여러 가지 방법이 존재하며, 저주파와 고주파 커패시턴스의 차이를 이용하는 방법과 컨덕턴스 방법이 대표적으로 커패시턴스-전압 곡선의 특성을 이용하는 방법이다.
	p형 반도체에서 SiGe를 채널로 사용할 때 성능을 향상시키기 위해 극복해야 할 장애는 무엇이 있는가?	높은 정공 이동도를 갖는 여러 물질 중에서도 SiGe이 Si과 비교하여 뛰어난 구동 전류 특성을 보이기 때문에 Si을 대체할 수 있는 물질로 각광받고 있다. 그러나 최적화되지 않은 산화막과 기판 사이의 계면은 더욱더 성능을 향상시키기 위해 극복해야 될 장애로 남아있다. [5] 이러한 이유로, 현재 산화막과 SiGe기판 사이의 계면 특성을 향상시키기 위하여 많은 연구가 진행 중이다.

참고문헌 (12)

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Y-J Song, J-W Lim, S-H Kim, H-C Bae, J-Y Kang, K-W Park, K-H Shin, "Effects of Si-cap layer thinning and Ge segregation on the characteristics of Si/SiGe/Si heterostructure pMOSFETs," Solid-State Electronics, 46, pp. 1983-1989, 2002.

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상세보기
D. K. Schroder, Semiconductor material and device characterization, John Wiley & Sons, Inc., pp. 350-352, 2006.

저자의 다른 논문 :

표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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