[논문]정확한 기생 성분을 고려한 ITRS roadmap 기반 FinFET 공정 노드별 회로 성능 예측

최경근; 권기원; 김소영

doi:10.5573/ieie.2015.52.10.033

[국내논문] 정확한 기생 성분을 고려한 ITRS roadmap 기반 FinFET 공정 노드별 회로 성능 예측
Circuit Performance Prediction of Scaled FinFET Following ITRS Roadmap based on Accurate Parasitic Compact Model 원문보기

Journal of the Institute of Electronics and Information Engineers = 전자공학회논문지, v.52 no.10, 2015년, pp.33 - 46

최경근 (성균관대학교 정보통신대학) , 권기원 (성균관대학교 정보통신대학) , 김소영 (성균관대학교 정보통신대학)

초록
AI-Helper

본 논문에서는 ITRS(International Technology Roadmap for Semiconductors)를 따라 스케일 다운된 FinFET 소자의 디지털 및 아날로그 회로의 성능을 예측했다. 회로 성능의 정확한 예측을 위해 기생 커패시턴스와 기생 저항 모델을 개발해 3D Technology CAD 해석 결과와 비교해 오차를 2 % 미만으로 달성했다. 기생 커패시턴스 모델은 conformal mapping 방식을 기반으로 모델링 되었으며, 기생 저항 모델은 BSIM-CMG에 내장된 기생 저항 모델을 핀 확장 영역 구조 변수($L_{ext}$) 변화에 따른 기생 저항 성분 변화를 반영 할 수 있도록 개선했다. 또한, 공정 단위 변화에 대해 소자의 전압전류의 DC 특성을 반영하기 위해 BSIM-CMG 모델의 DC 피팅을 진행하는 알고리즘을 개발했다. BSIM-CMG에 내장된 기생 모델을 본 연구에서 개발한 저항과 커패시턴스 모델로 대체해 압축 모델 내부에 구현하여, SPICE 시뮬레이션을 통해 스케일 다운된 FinFET 소자의 $f_T$, $f_{MAX}$, 그리고 링 오실레이터와 공통 소스 증폭기의 기생 성분으로 인한 특성변화를 분석했다. 정확한 기생 성분 모델을 적용해 5 nm FinFET 소자까지 회로 특성을 정량적으로 제시했다. 공정 단위가 감소함에 따라 소자의 DC 특성이 개선될 뿐만 아니라 기생 성분의 영향이 감소하여, 회로 특성이 향상됨을 예측했다.

Abstract ▼ AI-Helper

In this paper, we predicts the analog and digital circuit performance of FinFETs that are scaled down following the ITRS(International technology roadmap for semiconductors). For accurate prediction of the circuit performance of scaled down devices, accurate parasitic resistance and capacitance analytical models are developed and their accuracies are within 2 % compared to 3D TCAD simulation results. The parasitic capacitance models are developed using conformal mapping, and the parasitic resistance models are enhanced to include the fin extension length($L_{ext}$) with respect to the default parasitic resistance model of BSIM-CMG. A new algorithm is developed to fit the DC characteristics of BSIM-CMG to the reference DC data. The proposed capacitance and resistance models are implemented inside BSIM-CMG to replace the default parasitic model, and SPICE simulations are performed to predict circuit performances such as $f_T$, $f_{MAX}$, ring oscillators and common source amplifier. Using the proposed parasitic capacitance and resistance model, the device and circuit performances are quantitatively predicted down to 5 nm FinFET transistors. As the FinFET technology scales, due to the improvement in both DC characteristics and the parasitic elements, the circuit performance will improve.

Keyword

질의응답

핵심어	질문	논문에서 추출한 답변
	FinFET는 어떻게 형성되는가?	그러나 개발된 공정을 통해서 드레인 전류의 증가와 누설 전류 감소시키는데 한계가 발생했다. 이러한 한계를 극복하기 위해 평판 채널 전계 효과 트랜지스터에서 채널이 3차원 구조의 지느러미모양으로 형성되는 FinFET(Fin Field Effect Transistor)가 차세대 소자로 양산되고 있다. FinFET은 3차원 구조가 되면서 CMOS에 비해 채널의 면적이 늘어나고 벌크에서 누설 전류가 줄어들게 되어 SCE의 감소와 높은 동작 전류를 흐르게 한다[4-5].
	FinFET의 기생 성분은 어떻게 분류되는가?	FinFET의 기생 성분은 크게 기생 커패시턴스와 기생 저항으로 분류된다. 현재까지 FinFET의 기생 커패시턴스 연구는 3차원의 복잡한 구조로부터 발생하는 기생 커패시턴스를 모델링하는 연구가 진행되었으며[9∼11], 선행 연구에서는 기생 커패시턴스의 해석적인 모델을 만들기 위해 구조 단순화를 통해 주요성분만을 고려한 모델링을 진행했다.
	SCE의 문제점을 해결하기 위해 개발된 공정들은 어떠한 한계가 있는가?	성능 향상을 위한 평판 MOSFET의 공정단위 감소로 발생하는 Short Channel Effect(SCE) 문제점 해결을 위해 Strained Source and Drain, High-k Metal gate, Lightly Doped Drain, Halo Doping 등 다양한 공정기술이 개발되었다[1∼3]. 그러나 개발된 공정을 통해서 드레인 전류의 증가와 누설 전류 감소시키는데 한계가 발생했다. 이러한 한계를 극복하기 위해 평판 채널 전계 효과 트랜지스터에서 채널이 3차원 구조의 지느러미모양으로 형성되는 FinFET(Fin Field Effect Transistor)가 차세대 소자로 양산되고 있다.

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TCAD Sentaurus User's Guide, Synopsys.

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