[논문]5 nm 급 반도체 배선 공정 기술 개발

최은미; 표성규

doi:10.6117/kmeps.2016.23.4.025

5 nm 급 반도체 배선 공정 기술 개발
Development of Interconnect Process Technology for 5 nm Technology Nodes 원문보기

마이크로전자 및 패키징 학회지 = Journal of the Microelectronics and Packaging Society, v.23 no.4, 2016년, pp.25 - 29

Abstract ▼ AI-Helper

The semiconductor industry has been developed mainly by micronization process due to many advantages of miniaturization of devices. Mass production of semiconductors of 10 nm class has been started recently, and it is expected that the technology generation of 5 nm & 7 nm technology will come. However, excessive linewidth reduction affects physical limits and device reliability. To solve these problems, new process technology development and new concept devices are being studied. In this review, we introduce the next generation technology and introduce the advanced research for the new concept device.

주제어

AI 본문요약
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문제 정의

본 논문에서는 디바이스의 축소가 가지는 장점과 디바이스의 미세화로 발생되는 기술적, 경제적 문제를 해결하고 더 나아가 이전 기술 발전 이상의 고기능화, 다기능화, 소형화 요구에 맞추기 위한 차세대 공정 기술에 대하여 논의 하고자 한다. 더하여, 디바이스 미세화 기술 이외의 반도체 기술의 새로운 발전방향에 관하여 논의 하고자 한다.
본 논문에서는 디바이스의 축소가 가지는 장점과 디바이스의 미세화로 발생되는 기술적, 경제적 문제를 해결하고 더 나아가 이전 기술 발전 이상의 고기능화, 다기능화, 소형화 요구에 맞추기 위한 차세대 공정 기술에 대하여 논의 하고자 한다. 더하여, 디바이스 미세화 기술 이외의 반도체 기술의 새로운 발전방향에 관하여 논의 하고자 한다.
^12-14) 이를 극복하기 위하여 새로운 공정 기술 개발과 새로운 컨셉의 반도체에 대한 연구가 동시에 이루어 지고 있다. 본 절에서는 5 nm 및 7 nm 기술 노드를 위한 새로운 반도체 배선 공정 기술 개발에 대하여 설명 하고자 한다.

가설 설정

1. 같은 크기의 웨이퍼에서 같은 시간 동안 더 많은 칩을 만들 수 있어 공정 비용이 저렴해진다.
2. 신호의 이동 길이가 짧아져 신호 속도가 빨라진다.

제안 방법

Li et al.에 의하여 chemically에 의해 그래핀을 ~10 nm 그래핀 나노 리본을 107의 on-off rations의 FETs를 구현하였다.³²⁾ 그러나, 그래핀 나노 리본을 이용한 FETs는 그래핀 나노 리본의 가장자리에 따라 특성을 달리하며, 일반적인 그래핀의 캐리어 이동도를 갖지 않는다는 한계를 가진다.
이전 기술 발전 이상의 고기능화, 다기능화, 소형화 요구에 맞추기 위하여 다양한 연구와 시도가 이루어져 왔다. 제일 먼저 서로 다른 기능의 반도체를 융합하여 시스템의 다기능화를 구연하기 위하여 System on a Chip(SoC) 기술을 시도하면서 바이오센서, 멀티프로세서, 로봇 등에 적용되었다. SoC 기술은 한 칩 내에 원하는 반도체 칩을 설계 배치하고 마스크를 제작한 후 기존의 웨이퍼 공정을 통하여 복수의 반도체 칩을 한 칩 내에 제조하는 방법이다.

성능/효과

15) 광학노광은 해상도와 초점심도(depth of focus: DOF) 향상으로 대변되며 해상도의 향상을 위해서는 파장이 짧아져야 하고 DOF 향상을 위해서는 파장이 짧아지고 개구수(Numerical Aperture :NA)가 증가 되야 한다.
3. 적은 전자가 요구됨에 따라 낮은 에너지와 전압에서 트랜지스터가 on/off 될 수 있다.
에 의해 bilayer의 그래핀 FET가 소개 되었다.³⁴⁾ 더블게이트 디바이스를 활용하여 bilayer 그래핀의 전도도를 제안하여 절연 단계를 제어함으로써 저항이 전기장와 온도에 의존함을 증명하였다. 이 밖에도 응력 변형 이방성에 의한 부분적 변형 지표에 의한 수송 특징에 관한 연구와³⁵⁾ J.
디바이스의 미세화로 인하여 칩 크기가 작아 질수록 마스크 및 공정의 증가로 인하여 공정 비용이 증가하게 된다. 그러나 칩 크기가 작아지면 한 웨이퍼에서 더 많은 칩을 얻을 수 있기 때문에 결과적으로 공정비용이 절감되는 효과를 얻을 수 있다.
Shimotani et al.은 단일벽탄소나노튜브 FETs가 back gated device와 비교하여 강한 게이트-채널 커플링 효과로 인하여 향상된 디바이스 특성을 나타냄을 증명하였다.²⁷⁾ 최근에는 유연기판에 잉크젯 프린터를 이용한 탄소나노튜브 FETs 또한 연구되고 있다.

후속연구

²⁷⁾ 최근에는 유연기판에 잉크젯 프린터를 이용한 탄소나노튜브 FETs 또한 연구되고 있다.²⁸⁾ 그러나, 여전히 체널길이, 드레인 전압, 탄소나노튜브의 직경과 같은 스케일링 문제에 대한 연구가 필요하며,²⁹⁾ FETs의 효과적인 스위칭을 위한 옴접촉이 요구되며, 이를 위해 탄소나노튜브와 금속접촉계면에서의 쇼트키 장벽이 없는 접촉에 대한 연구가 요구된다.³⁰⁾
또한, 나노 탄소 소재를 기반으로 하는 탄소반도체 혹은 삼차원 집적회로와 같은 새로운 컨셉의 기술이 개발 되고 있다. 그러나 현재까지 신뢰성의 문제와 공정비용의 문제 등으로 상용화에 어려움이 있으며, 이를 해결하기 위한 추가적인 연구가 요구된다.

질의응답

핵심어	질문	논문에서 추출한 답변
	무어의 법칙이란 무엇인가?	다양한 회로의 구성을 위하여 미세화를 통한 축소 기술이 가장 중점적으로 발전 되어왔다. 미세화를 통한 반도체 기술의 발전은 마이크로칩의 단위 면적 당 기능이 18개월마다 2배씩 증가한다고 예측한 무어의 법칙을 만족하며 발전 해왔다.1-3) 그러나 현재 주어진 면적 내에서의 미세화는 포토리소그래피의 한계, 채널 길이 감소, 공정 신뢰도 감소 등의 물리적 한계와 공정 비용적의 증가로 인한 한계에 직면해 있다.
	칩크기가 작아지면 얻어지는 장점은 무엇인가?	디바이스의 미세화로 인하여 칩 크기가 작아 질수록 마스크 및 공정의 증가로 인하여 공정 비용이 증가하게 된다. 그러나 칩 크기가 작아지면 한 웨이퍼에서 더 많은 칩을 얻을 수 있기 때문에 결과적으로 공정비용이 절감되는 효과를 얻을 수 있다.
	미세화를 통한 반도체 기술의 발전의 한계는 무엇인가?	미세화를 통한 반도체 기술의 발전은 마이크로칩의 단위 면적 당 기능이 18개월마다 2배씩 증가한다고 예측한 무어의 법칙을 만족하며 발전 해왔다.1-3) 그러나 현재 주어진 면적 내에서의 미세화는 포토리소그래피의 한계, 채널 길이 감소, 공정 신뢰도 감소 등의 물리적 한계와 공정 비용적의 증가로 인한 한계에 직면해 있다.4)그럼에도 불구하고 디바이스의 축소화로 인하여 가지는 많은 장점으로 인하여 여전히 디바이스 축소를 위한 노력이 지속되고 있다.

참고문헌 (44)

Y. H. Cho, S. E. Kim and S. Kim, "Wafer Level Bonding Technology for 3D Stacked IC", J. Microelectron. Packag. Soc., 20(1), 7 (2013).
R. K. Cavin, P. Lugli and V. V. Zhirnov, "Science and engineering beyond Moore's law", Proceedings of the IEEE 2012, 100 (Special Centennial Issue), 1720 (2012).
J. A. Hutchby, "A "Moore's Law"-like approach to roadmapping photovoltaic technologies", Renewable and Sustainable Energy Reviews, 29, 883 (2014).

상세보기
K. Chang, K. Acharya, S. Sinha, B. Cline, G. Yeric and S. K. Lim, "In Power benefit study of monolithic 3D IC at the 7nm technology node, Low Power Electronics and Design (ISLPED)", 2015 IEEE/ACM International Symposium on, IEEE, 201 (2015).
M. Xu, H. Zhu, L. Zhao, H. Yin, J. Zhong, J. Li, C. Zhao, D. Chen and T. Ye, "Improved short channel effect control in bulk finFETs with vertical implantation to form self-aligned halo and punch-through stop pocke", IEEE Electron Device Letters, 36(7), 648 (2015).

상세보기
Y. Xiao, B. Zhang, H. Lou, L. Zhang and X. Lin, "A compact model of subthreshold current with source/drain depletion effect for the short-channel junctionless cylindrical surrounding-gate MOSFETs", IEEE Transactions on Electron Devices, 63 (5), 2176 (2016).

상세보기
C. Auth, C. Allen, A. Blattner, D. Bergstrom, M. Brazier, M. Bost, M. Buehler, V. Chikarmane, T. Ghani and T. Glassman, "In A 22 nm high performance and low-power CMOS technology featuring fully-depleted tri-gate transistors, selfaligned contacts and high density MIM capacitors", VLSI technology (VLSIT), 2012 symposium on, IEEE, 131 (2012).
G. A. Rodriguez-Ruiz, E. A. Gutierrez-Dominguez, A. Sarmiento-Reyes, Z. Stanojevic, H. Kosina, F. J. Guarin and P. J. Garcia-Ramirez, "Experimental and Simulation Results of Magnetic Modulation of Gate Oxide Tunneling Current in Nanoscaled MOS Transistors", IEEE Electron Device Letters, 36(4), 387 (2015).

상세보기
Y. K. Lin, S. Khandelwal, A. S. Medury, H. Agarwal, H. L. Chang, Y. S. Chauhan and C. Hu, "Modeling of Subsurface Leakage Current in Low Short Channel MOSFET at Accumulation Bias", IEEE Transactions on Electron Devices, 63(5), 1840 (2016).

상세보기
R. H. Dennard, F. H. Gaensslen, V. L. Rideout, E. Bassous and A. R. LeBlanc, "Design of ion-implanted MOSFET's with very small physical dimensions", IEEE Journal of Solid-State Circuits, 9(5), 256 (1974).

상세보기
M. Ieong, B. Doris, J. Kedzierski, K. Rim and M. Yang, "Silicon device scaling to the sub-10-nm regime", Science, 306(5704), 2057 (2004).

상세보기
S. M. Jung, J. Jang, W. Cho, H. Cho, J. Jeong, Y. Chang, J. Kim, Y. Rah, Y. Son and J. Park, "In Three dimensionally stacked NAND flash memory technology using stacking single crystal Si layers on ILD and TANOS structure for beyond 30 nm node", 2006 International Electron Devices Meeting, IEEE, 1 (2006).
C. Qiu, Z. Zhang, D. Zhong, J. Si, Y. Yang and L. M. Peng, "Carbon nanotube feedback-gate field-effect transistor: suppressing current leakage and increasing on/off ratio", ACS nano, 9(1), 969 (2015).

상세보기
Y. Yang, R. Labie, F. Ling, C. Zhao, A. Radisic, J. Van Olmen, Y. Travaly, B. Verlinden and I. De Wolf, "Processing assessment and adhesion evaluation of copper through-silicon vias (TSVs) for three-dimensional stacked-integrated circuit (3D-SIC) architectures", Microelectronics Reliability, 50(9), 1636 (2010).

상세보기
S. Y. Chou, P. R. Krauss and P. J. Renstrom, "Imprint lithography with 25-nanometer resolution", Science 272(5258), 85 (1996).

상세보기
J. de Klerk, C. Wagner, R. Droste, L. Levasier, L. Jorritsma, E. van Setten, H. Kattouw, J. Jacobs and T. Heil, "In Performance of a 1.35 NA ArF immersion lithography system for 40-nm applications", Advanced Lithography, International Society for Optics and Photonics, 65201Y, San Jose (2007).
L. Liebmann, A. Chu and P. Gutwin, "In The daunting complexity of scaling to 7nm without EUV: Pushing DTCO to the extreme", SPIE Advanced Lithography, International Society for Optics and Photonics, 942702 (2015).
D. Ingerly, A. Agrawal, R. Ascazubi, A. Blattner, M. Buehler, V. Chikarmane, B. Choudhury, F. Cinnor, C. Ege and C. Ganpule, "In Low-k interconnect stack with metal-insulator-metal capacitors for 22nm high volume manufacturing", 2012 IEEE International Interconnect Technology Conference, IEEE, 1 (2012).
X. Liu, Z. Zhu, Y. Yang and R. Ding, "A Model of Air-Gap Through-Silicon Vias (TSVs) for Microwave Applications", IEEE Microwave and Wireless Components Letters, 25(8), 493 (2015).

상세보기
Y. H. Cheng, H. E. Lin, C. C. Jeng and F. T. Tsai, "Deep trench isolation with air-gap in backside illumination image sensor chips", US Patents 9293490 B2 (2016).
K. Fischer, M. Agostinelli, C. Allen, D. Bahr, M. Bost, P. Charvat, V. Chikarmane, Q. Fu, C. Ganpule and M. Haran, "In Low-k interconnect stack with multi-layer air gap and trimetal-insulator-metal capacitors for 14nm high volume manufacturing", 2015 IEEE International Interconnect Technology Conference and 2015 IEEE Materials for Advanced Metallization Conference (IITC/MAM), IEEE, 5 (2015).
K. Fischer, H. Chang, D. Ingerly, I. Jin, H. Kilambi, J. Longun, R. Patel, C. Pelto, C. Petersburg and P. Plekhanov, "In Performance enhancement for 14 nm high volume manufacturing microprocessor and system on a chip processes", Interconnect Technology Conference/Advanced Metallization Conference (IITC/AMC), 2016 IEEE International, IEEE, 5 (2016).
R. Ramos, A. Fournier, M. Fayolle, J. Dijon, C. Murray and J. McKenna, "In Nanocarbon interconnects combining vertical CNT interconnects and horizontal graphene lines", Interconnect Technology Conference/Advanced Metallization Conference (IITC/AMC), 2016 IEEE International, IEEE, 48 (2016).
S. Iijima, "Helical microtubules of graphitic carbon", Nature, 354(6348), 56 (1991).

상세보기
S. J. Tans, A. R. Verschueren and C. Dekker, "Room-temperature transistor based on a single carbon nanotube", Nature, 393(6680), 49 (1998).

상세보기
R. Martel, T. Schmidt, H. Shea, T. Hertel and P. Avouris, "Single-and multi-wall carbon nanotube field-effect transistors", Appl. Phys. Lett., 73(17), 2447 (1998).

상세보기
H. Shimotani, T. Kanbara, Y. Iwasa, K. Tsukagoshi, Y. Aoyagi and H. Kataura, "Gate capacitance in electrochemical transistor of single-walled carbon nanotube", Appl. Phys. Lett., 88(7), 073104 (2006).

상세보기
P. Beecher, P. Servati, A. Rozhin, A. Colli, V. Scardaci, S. Pisana, T. Hasan, A. Flewitt, J. Robertson and G. Hsieh, "Inkjet printing of carbon nanotube thin film transistors", J. Appl. Phys., 102(4), 043710 (2007).

상세보기
J. Guo, S. Datta and M. Lundstrom, "A numerical study of scaling issues for Schottky-barrier carbon nanotube transistors", IEEE transactions on electron devices, 51(2), 172 (2004).

상세보기
S. Heinze, J. Tersoff, R. Martel, V. Derycke, J. Appenzeller and P. Avouris, "Carbon nanotubes as Schottky barrier transistors", Phys. Rev. Lett., 89(10), 106801 (2002).

상세보기
Q. Shao, G. Liu, D. Teweldebrhan and A. Balandin, "Hightemperature quenching of electrical resistance in graphene interconnects", Appl. Phys. Lett., 92(20), 202108 (2008).

상세보기
X. Li, X. Wang, L. Zhang, S. Lee and H. Dai, "Chemically derived, ultrasmooth graphene nanoribbon semiconductors", Science, 319(5867), 1229 (2008).

상세보기
F. Schwierz, "Graphene transistors", Nat. Nanotechnol., 5(7), 487 (2010).

상세보기
J. B. Oostinga, H. B. Heersche, X. Liu, A. F. Morpurgo and L. M. Vandersypen, "Gate-induced insulating state in bilayer graphene devices", Nat. Mater., 7(2), 151 (2008).

상세보기
V. M. Pereira, A. C. Neto and N. Peres, "Tight-binding approach to uniaxial strain in graphene", Phys. Rev., B80(4), 045401 (2009).
J. Bai, X. Zhong, S. Jiang, Y. Huang and X. Duan, "Graphene nanomes", Nat, Nanotechnol., 5(3), 190 (2010).

상세보기
C. G. Kang, S. K. Lim, S. Lee, S. K. Lee, C. Cho, Y. G. Lee, H. J. Hwang, Y. Kim, H. J. Choi and S. H. Choe, "Effects of multi-layer graphene capping on Cu interconnects", Nanotechnology, 24(11), 115707 (2013).

상세보기
K. Ghosh, N. Ranjan, Y. Verma and C. Tan, "Graphene-CNT hetero-structure for next generation interconnects", RSC Adv., 6(58), 53054 (2016).

상세보기
S. B. Lee, H. M. Lee, M. Kiani, U. M. Jow and M. Ghovanloo, "An inductively powered scalable 32-channel wireless neural recording system-on-a-chip for neuroscience applications", IEEE Trans. Biomed. Circuits. Syst., 4(6), 360 (2010).

상세보기
P. H. Pham, D. Jelaca, C. Farabet, B. Martini, Y. LeCun and E. Culurciello, "In Neuflow: Dataflow vision processing system-on-a-chip", 2012 IEEE 55th International Midwest Symposium on Circuits and Systems (MWSCAS), IEEE, 1044 (2012).
P. Zarkesh-Ha and J. D. Meindl, "In An integrated architecture for global interconnects in a gigascale system-on-a-chip (GSoC)", Proc. 12th International Conference on Microelectronics, 2000 (ICM 2000), IEEE, 149 (2000).
M. F. Chang, W. Y. Lu, S. J. Shen, M. P. Chen, C. S. Lin, S. S. Sheu, C. H. Hung, Y. S. Yang, Y. J. Kuo and S. N. Hung, "In Supply-variation-resilient nonvolatile 3D IC and 3D memory using low peak-current on-chip charge-pump circuits", Electron Devices and Solid-State Circuits (EDSSC), 2015 IEEE International Conference on, IEEE, 118 (2015).
K. W. Lee, "3-D Hetero-Integration Technologies for Multifunctional Convergence Systems", J. Microelectron. Packag. Soc., 22(2), 11 (2015).

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M. Vinet, P. Batude, C. Fenouillet-Beranger, F. Clermidy, L. Brunet, O. Rozeau, J. Hartmannn, O. Billoint, G. Cibrario and B. Previtali, "In Monolithic 3D integration: A powerful alternative to classical 2D scaling", 2014 SOI-3D-Subthreshold Microelectronics Technology Unified Conference (S3S), IEEE, 1 (2014).

저자의 다른 논문 :

표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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