[논문]고속 입출력 인터페이스 패키징의 최적 설계

한기진

문제 정의

우선 패키징 기반 시스템의 통계적 분석 및 최적 설계를 위한 구성 요소들을 소개하고, 데이터 대역폭 및 소모 전력을 최적화하는 패키징 설계, 데이터 대역폭의 예측 및 확보를 위한 다층기판 설계, 고속 입출력 인터페이스의 설계변수 영역 탐색 기법 등 필자 및 다른 연구자들이 최근에 발표한 관련 연구들을 소개한다. 결론에서는 패키징 기반 시스템의 최적 설계를 위한 향후 연구주제들을 간략히 제안한다.
본 연구에서는 상기한 데이터 전송 속도의 제한 요소들을 동시에 고려하여 설계하고자 하는 고속 서버용 입출력 인터페이스의 데이터 대역폭을 예측하였다. 이를 위해 [그림 6]에 보이는 바와 같이 채널 모델을 구성하고, 채널 모델의 다양한 물리적, 전기적 변수들을 용이하게 변경하며, 대용량의 시뮬레이션을 수행하기 위한 계산 환경을 구축하였다.
본 연구에서는 이러한 설정 하에 기존의 PCB 기반 인터커넥트와 새롭게 개발한 공극형(airgap) 인터커넥트에 대해 최적 설계를 수행하였고, 도출된 최적 설계변수 조합으로부터 공극형 인터커넥트의 성능이 우수함을 입증하였다.
앞 절의 예에서도 소개한 데이터 대역폭은 고속 입출력 인터페이스의 성능을 나타내는 대표적인 정량 지표로, 대략적으로 데이터의 전파 속도와 시스템이 허용하는 채널의 개수에 비례한다. 본 절에서는 데이터 대역폭을 예측하고, 확보하기 위해 패키지 및 기판 설계의 최적 조건을 찾는 과정에서 최적화 알고리즘을 적용한 예를 소개한다^[7].
본 절에서는 이러한 설계변수 영역을 기존의 최적화 기법을 응용하여 탐색하는 초보적인 기법을 소개한다^[8]. 제안된 방법에서는 임의의 설계변수 영역을 정확하게 찾는 대신, 설계변수의 영역을 N차원의 간단한 기하구조로 한정하고, 그 구조가 실제 설계변수 영역에 가장 근사한 경우를 탐색한다.
본고에서는 최근 그 중요성이 더해지고 있는 고속 입출력 인터페이스를 구성하는 패키징의 성능 향상을 위한 최적 설계 기법을 소개하고, 최근에 수행된 관련 연구들을 소개하였다. 관련 연구들이 최적설계 기법의 다양한 활용 가능성을 보여주고 있음에도 불구하고, 최적 설계 기법들이 향후 실제 설계 프로세스에서 유용하게 적용되기 위해서는 인터페이스 채널 모델의 정확도와 시뮬레이션 속도의 지속적인 개선이 요구된다.
에서 간단히 논한 바 있는 패키징 하드웨어의 최적 설계 기법을 상세히 소개한다. 우선 패키징 기반 시스템의 통계적 분석 및 최적 설계를 위한 구성 요소들을 소개하고, 데이터 대역폭 및 소모 전력을 최적화하는 패키징 설계, 데이터 대역폭의 예측 및 확보를 위한 다층기판 설계, 고속 입출력 인터페이스의 설계변수 영역 탐색 기법 등 필자 및 다른 연구자들이 최근에 발표한 관련 연구들을 소개한다. 결론에서는 패키징 기반 시스템의 최적 설계를 위한 향후 연구주제들을 간략히 제안한다.
패키징 기반 시스템의 보다 체계적인 설계를 위해, 본고에서는 필자의 이전 기고문^[4]에서 간단히 논한 바 있는 패키징 하드웨어의 최적 설계 기법을 상세히 소개한다. 우선 패키징 기반 시스템의 통계적 분석 및 최적 설계를 위한 구성 요소들을 소개하고, 데이터 대역폭 및 소모 전력을 최적화하는 패키징 설계, 데이터 대역폭의 예측 및 확보를 위한 다층기판 설계, 고속 입출력 인터페이스의 설계변수 영역 탐색 기법 등 필자 및 다른 연구자들이 최근에 발표한 관련 연구들을 소개한다.

제안 방법

또한 본 연구에서는 많은 경우의 수의 시뮬레이션을 효율적으로 처리하고, 설계변수의 입력을 쉽게 하기 위한 SPLSE(Statistical and Parametric Link Simulation Environment)를 구축하였다. SPLSE는 링크의 다양한 전기적, 물리적 설계변수들을 제어하여 입출력 링크의 성능을 평가할 수 있도록 만들어졌고, [그림 7]에 보이는 바와 같이 앞서 설명한 MVTT, CZ2D, HSSCDR 등의 시뮬레이션 도구들을 통합하고, 시뮬레이션 과정을 자동화하였다. SPLSE에서는 분석의 목적에 따라 특정한 몇 개의 값을 지정하거나, 값을 일정한 크기로 증가시키거나, 무작위 변수로 지정하거나, 또는 여러 변수를 벡터 형태로 지정하는 등 다양한 설계변수 설정을 선택할 수 있다.
구축된 링크 모델링 환경과 최적화 루틴을 적용하여, 기판의 신호층의 개수를 증가시켜가면서 허용되는 최대 데이터 전송률을 구하고, 이로부터 [그림 8]과 같은 총 데이터 대역폭을 계산하였다. PCB 관통 전극에 백-드릴링을 하지 않은 기본 구조의 경우 신호층의 개수가 증가할수록 허용되는 데이터 전송율이 작아지나, 가용 선로 개수 N_sw가 증가하는 효과 때문에 신호층이 4개일 때까지는 대역폭이 증가하는 경향을 보인다.
구축된 인터페이스 모델과 최적화 기법에 기반을 둔 설계변수 영역 탐색기법을 적용하여 PCB 선로의 너비와 간격을 설계변수로 설정하고, 수직방향 아이 오프닝 값이 0.44 V에서 0.46 V의 범위를 만족하는 설계변수의 영역을 탐색하였다. [그림 11]에 보이는 바와 같이, 초기 설계에서 선로의 너비와 간격은 모두 100 μm로, 이때 수직방향 아이 오프닝은 0.
데이터 대역폭을 예측하기 위해 PSO 기반의 최적화 루틴을 적용하고, 이를 위한 목적함수 및 설계 제약조건 등을 설정하였다. 최적화 목적함수는 주어진 아이 오프닝 임계값에 해당하는 데이터 전송률 x_b와 채널의 길이 l_tr의 조합 (X_b,L_tr)를 탐색하기 위해 다음과 같이 설정되었다.
인터페이스 모델은 HSPICE를 기반으로, 인터포저 및 PCB 선로들의 RLGC모델은 HSPICE에 내장된 2차원 선로 해석 도구인 W-element를 이용해 추출하고, 패키지 요소들의 기생성분은 간단한 설계식을 사용하여 계산하였다. 또한 몬테카를로 해석 및 파라미터 분석을 용이하게 하기 위해 별도의 입력 파일을 구성하고, 입력 파일을 읽어 자동으로 분석을 수행하는 시뮬레이션 환경을 구축하였다.
또한 본 연구에서는 많은 경우의 수의 시뮬레이션을 효율적으로 처리하고, 설계변수의 입력을 쉽게 하기 위한 SPLSE(Statistical and Parametric Link Simulation Environment)를 구축하였다. SPLSE는 링크의 다양한 전기적, 물리적 설계변수들을 제어하여 입출력 링크의 성능을 평가할 수 있도록 만들어졌고, [그림 7]에 보이는 바와 같이 앞서 설명한 MVTT, CZ2D, HSSCDR 등의 시뮬레이션 도구들을 통합하고, 시뮬레이션 과정을 자동화하였다.
본 연구에서는 설계변수를 데이터 전송율과 선로의 너비로 설정하고, 링크의 길이에 따라 합성 성능지수 (3)을 최대로 만드는 설계변수들의 조합을 찾았다. 링크 모델은 [그림 3]과 같이 HSPICE 기반으로 구축하였고, 패키징 및 PCB의 다중 선로는 자체 개발한 해석적 기법을 통해 RLGC 모델로 구현하였다. 패키징 요소들의 기생성분은 Synopsys의 Raphael 을 사용하여 추출하였다.
본 연구에서는 설계변수를 데이터 전송율과 선로의 너비로 설정하고, 링크의 길이에 따라 합성 성능지수 (3)을 최대로 만드는 설계변수들의 조합을 찾았다. 링크 모델은 [그림 3]과 같이 HSPICE 기반으로 구축하였고, 패키징 및 PCB의 다중 선로는 자체 개발한 해석적 기법을 통해 RLGC 모델로 구현하였다.
본 절에서는 고속 입출력 인터페이스를 구성하는 전자 패키징의 통계적 분석 및 최적설계를 위해 필요한 구성 요소로서, 패키징 및 인터커넥트의 전기적 특성이 포함된 채널 모델, 채널 모델의 입력 설계 변수를 다양한 방법으로 설정하고, 그 결과를 수집하여 통계 분석 및 최적화 루틴으로 전달하는 파라미터 분석 환경, 그리고 통계 분석 또는 최적화 루틴 등의 구성요소를 소개한다. 각 구성 요소들 간의 대략적인 관계는 [그림 1]에 보이는 바와 같다.
앞서 논한 통계적 분석 및 최적 설계를 위한 기본 설정들을 바탕으로, 본 절에서는 그들을 적용하여 실제 고속 입출력 인터페이스에서 패키징 설계를 통해 링크 성능을 최적화 한 세 가지 연구 사례를 소개한다.
본 연구에서는 상기한 데이터 전송 속도의 제한 요소들을 동시에 고려하여 설계하고자 하는 고속 서버용 입출력 인터페이스의 데이터 대역폭을 예측하였다. 이를 위해 [그림 6]에 보이는 바와 같이 채널 모델을 구성하고, 채널 모델의 다양한 물리적, 전기적 변수들을 용이하게 변경하며, 대용량의 시뮬레이션을 수행하기 위한 계산 환경을 구축하였다. 채널 모델은 다층 인쇄회로기판의 관통전극 특성을 공진기 모델로부터 추출하는 MVTT(Multi-layer Via Transition Tool)를 기반으로, 다층 기판 내 마이크로스트립 및 스트립 선로 모델링을 위한 CZ2D, 그리고 측정 및 별도의 전자파 시뮬레이션을 통해 얻은 패키징 및 커넥터 모델 등을 통해 빠른 속도로 패키징 및 기판 구조의 고주파 다단자망 특성을 추출하는 부분과 추출된 다단자망 특성에 송수신 회로를 연결하고, 아이 다이어그램을 계산하는 HSSCDR(High-Speed SerDes/ Clock Data Reovery)로 구성된다.
‘WRITE’ 모드인 경우, CPU에 해당하는 SoC(Systemon-Chip)가 송신부가 되고, 메모리가 수신부로 동작하며, ‘READ’인 경우 그 반대가 된다. 인터페이스 모델은 HSPICE를 기반으로, 인터포저 및 PCB 선로들의 RLGC모델은 HSPICE에 내장된 2차원 선로 해석 도구인 W-element를 이용해 추출하고, 패키지 요소들의 기생성분은 간단한 설계식을 사용하여 계산하였다. 또한 몬테카를로 해석 및 파라미터 분석을 용이하게 하기 위해 별도의 입력 파일을 구성하고, 입력 파일을 읽어 자동으로 분석을 수행하는 시뮬레이션 환경을 구축하였다.
Kumar 등에 의해 제시되었다^[6]. 제안된 방법에서는 링크의 성능과 전력 소모를 함께 고려하기 위해 아래와 같은 합성 성능지수를 사용하였다.
. 제안된 방법에서는 임의의 설계변수 영역을 정확하게 찾는 대신, 설계변수의 영역을 N차원의 간단한 기하구조로 한정하고, 그 구조가 실제 설계변수 영역에 가장 근사한 경우를 탐색한다. 예를 들어 [그림 9]에 보이는 바와 같이, 2차원 설계변수 공간에서 실제 링크의 성능을 만족하는 설계변수의 영역과 가장 근사한 직사각형의 영역을 찾을 수 있다.

대상 데이터

[그림 10]은 제안된 방법을 적용하기 위해 구축된 LPDDR 메모리 입출력 인터페이스의 개략도이다. 입출력 인터페이스 모델은 8개의 비트 선로를 포함하며, 송신부, 재분배층(Redistribution Layer; RDL), 패키지 모델, 수신부 부하 커패 시터 등으로 구성되어 있다. 링크 모델은 [그림 10]에 보이는 바와 같이, ‘READ’와 ‘WRITE’ 모드 중 하나의 동작을 선택할 수 있다.

이론/모형

링크 모델은 [그림 3]과 같이 HSPICE 기반으로 구축하였고, 패키징 및 PCB의 다중 선로는 자체 개발한 해석적 기법을 통해 RLGC 모델로 구현하였다. 패키징 요소들의 기생성분은 Synopsys의 Raphael 을 사용하여 추출하였다.

성능/효과

PCB 관통 전극에 백-드릴링을 하지 않은 기본 구조의 경우 신호층의 개수가 증가할수록 허용되는 데이터 전송율이 작아지나, 가용 선로 개수 N_sw가 증가하는 효과 때문에 신호층이 4개일 때까지는 대역폭이 증가하는 경향을 보인다. 그러나 신호층이 5개 이상으로 증가하면 가용 선로 개수는 신호단자 수의 3분의 1로 점차 고정되고, 데이터 전송율만 떨어지는 효과가 두드러져 대역폭이 감소하는 것을 확인할 수 있다. 한편, 관통전극에 백-드딜링을 한 경우에는 신호층의 개수 증가에 관계없이 비슷한 데이터 전송율을 유지할 수 있으나, 역시 가용 선로 개수를 무한정 증가시킬 수 없으므로 대역폭의 더 이상 개선되지 않는 것을 알 수 있다.

후속연구

본고에서는 최근 그 중요성이 더해지고 있는 고속 입출력 인터페이스를 구성하는 패키징의 성능 향상을 위한 최적 설계 기법을 소개하고, 최근에 수행된 관련 연구들을 소개하였다. 관련 연구들이 최적설계 기법의 다양한 활용 가능성을 보여주고 있음에도 불구하고, 최적 설계 기법들이 향후 실제 설계 프로세스에서 유용하게 적용되기 위해서는 인터페이스 채널 모델의 정확도와 시뮬레이션 속도의 지속적인 개선이 요구된다. 특히 지금까지의 최적설계 연구는 주로 기판 상의 설계변수를 고려했으나, 관통전극과 RDL 등 멀티칩 패키징 및 인터포저의 설계변수 또한 함께 고려해야 하며, 이를 위한 효율적인 전자기 모델링이 추가되어야 한다.
특히 지금까지의 최적설계 연구는 주로 기판 상의 설계변수를 고려했으나, 관통전극과 RDL 등 멀티칩 패키징 및 인터포저의 설계변수 또한 함께 고려해야 하며, 이를 위한 효율적인 전자기 모델링이 추가되어야 한다. 또한 패키징 공정 상에서 발생하는 공정 오차를 최적설계에서 고려하기 위해 신뢰성 기반 최적화(reliability-based optimization)기법, 다중 목적 최적화를 활용한 다양한 설계안의 도출 등 최적화 기법에 대한 추가적인 연구가 필요하다.
한편, 관통전극에 백-드딜링을 한 경우에는 신호층의 개수 증가에 관계없이 비슷한 데이터 전송율을 유지할 수 있으나, 역시 가용 선로 개수를 무한정 증가시킬 수 없으므로 대역폭의 더 이상 개선되지 않는 것을 알 수 있다. 이러한 분석을 통해 총 데이터 대역폭을 극대화하는 신호층의 개수가 존재함을 알 수 있으며, 입출력 인터페이스를 구성하는 다층 기판의 설계에서 적합한 적층구조를 선정하는데 제안된 방법을 적용할 수 있을 것으로 보인다.

핵심어	질문	논문에서 추출한 답변
	고속, 저전력 시스템을 실현하기 위해 필수적인 부분은?	오늘날 정보기술의 발전 추세는 스마트 기기 및 사물인터넷으로 대표되는 모바일 멀티미디어 기술의 보급, 클라우드 컴퓨팅, 빅 데이터, 인공지능 기술 등을 위한 대용량 컴퓨팅 환경의 구축, 자동차, 조선, 의료, 건설, 국방 등 다양한 응용 분야와의 융합 등으로 나타나고 있으며, 이에 따른 대용량 데이터의 고속 처리 및 소형화된 멀티미디어 환경에 대한 사회, 경제적 수요가 지속적으로 증가할 것으로 예상된다. 이러한 정보기술 환경에서 고속, 저전력 시스템을 실현하기 위한 컴퓨팅 하드웨어의 성능 향상은 필수적이다.
	전통적으로 하드웨어 기술이 지표로 삼아온 것은?	전통적으로 하드웨어 기술은 반도체 공정의 개선을 통한 회로의 집적도 향상을 지표로 삼아왔다. 그러나 실리콘 기반 반도체 기술의 소형화에 물리적 한계가 도래함에 따라 최근에는 소자 자체의 집적도 향상보다 개별 응용 분야에 적합한 소자의 개발 및 패키징 기반 시스템 설계에 중심을 두는 ‘More Than Moore’ 전략을 바탕으로 한 반도체 산업의 로드맵이 제안되고 있다[1].
	기판 및 패키징 구조의 특정한 조건을 고려한 효율적인 전자기 해석 기법들이 개발되고 있는 이유는?	한편, 최적 설계, 통계 분석에서 필요한 설계변수의 조합의 개수가 매우 많기 때문에 각 설계변수에 해당하는 채널 모델을 시뮬레이션하는데 걸리는 시간을 최소화해야 한다. 그러나 보통의 경우, 모델링에서의 근사를 통해 속도를 계산할 경우, 모델의 정확성이 저하되는 경향이 있어 이러한 요구 조건을 만족하기가 어렵다. 따라서 기존의 일반적인 전자기파 수치해석 기법 대신 기판 및 패키징 구조의 특정한 조건을 고려한 효율적인 전자기 해석 기법들이 개발되고 있다.

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