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Estimating Non-Ideal Effects within a Top-Down Methodology for the Design of Continuous-Time Delta-Sigma Modulators 원문보기

Journal of semiconductor technology and science, v.16 no.3, 2016년, pp.319 - 329  

Na, Seung-in (Dep. EE., Seoul National University) ,  Kim, Susie (Dep. EE., Seoul National University) ,  Yang, Youngtae (Dep. EE., Seoul National University) ,  Kim, Suhwan (Dep. EE., Seoul National University)

Abstract AI-Helper 아이콘AI-Helper

High-level design aids are mandatory for design of a continuous-time delta-sigma modulator (CTDSM). This paper proposes a top-down methodology design to generate a noise transfer function (NTF) which is compensated for excess loop delay (ELD). This method is applicable to low pass loop-filter topolo...

주제어

참고문헌 (17)

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  3. G. G. E. Gielen, et al., "An analytical integration method for the simulation of continuous-time ${\Delta}{\Sigma}$ Modulators," IEEE Trans. Computer-Aided Design of Integrated Circuits and Systems, vol. 23, no. 3. pp. 389-399, Mar. 2004. 

  4. Category: Control Systems, File: SD Toolbox [Online], Available: http://www.mathworks.com/matlabcentral/fileexchange 

  5. M. Ortmanns, Continuous-Time Sigma-Delta AD Conversion, Springer. 

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  7. R. Schreier, G. C. Temes, Understanding Delta-Sigma Data Converters. 

  8. S. Pavan , "Excess loop delay compensation in continuous-time delta-sigma modulators", IEEE TCAS-II, vol. 55, no. 11, pp. 1119-1123, Nov. 2008. 

  9. J. Cherry, et al., "Excess loop delay in continuous-time delta-sigma modulators," IEEE TCAS-II, vol. 46, no. 4, pp. 376-389, Apr. 1999. 

  10. C-Y. Ho, et al., "A 4.5mW CT self-coupled ${\Delta}{\Sigma}$ modulator with 2.2MHz BW and 90.4dB SNDR using residual ELD compensation," ISSCC Dig. Tech. Papers, pp. 274-276, Feb. 2015. 

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  13. S.-J. Huang, et al., "A 1.2 V 2 MHz BW 0.084 mm2 CT ADC with 97.7 dBc THD and 80 dB DR using low-latency DEM," in IEEE ISSCC Dig. Tech. Papers, pp. 172-173, Feb. 2009. 

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  15. P. M. Chopp, et al., "Analysis of clock-jitter effects in continuous-time ${\Delta}{\Sigma}$ modulators using discrete-time models", IEEE Trans. Circuits Syst. I, vol. 56, no. 6, pp. 1134-1145, Jun. 2009. 

  16. M. Ortmanns, et al., "Compensation of finte gain-bandwidth induced errors in continuous-time sigma-delta Modulators", IEEE Trans. Circuits Syst. I, vol. 51, no. 6, pp. 1088-1099, Jun. 2004. 

  17. K. Matsukawa, et al., "A 69.8 dB SNDR 3rd-order continuous-time delta-sigma modulator with a ultimate low power tuning system for a worldwide digital TV-receiver," in Proc. IEEE CICC, Sep. 2010. 

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