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문제 정의
- 이로 인해 EM Immunity를 고려한 설계가 갈수록 중요해지고 있으며, Electromagnetic Compatibility(EMC)라는 전자파 적합성을 시스템 설계단계에서부터 고려되어 회로가 설계되고 있다[1]. EM Immunity를 향상시키기 위한 방법으로는 PCB 단계에서 해결하거나, IC단계에서 해결하는 방법 또는 각 논리 게이트 단위에서 해결하는 방법 등 여러 가지 방법들이 있는데, 본 논문에서는 게이트 단계에서 자체적으로 신호의 잡음 특성을 향상시키는 방법에 초점을 맞췄다.
- 본 논문에서는 저전력 회로에서 잡음향상 특성에 탁월한 역할을 할 수 있는 DTMOS 슈미트 트리거 로직 게이트를 직접 제작하여 살펴보았다. 기존에 시뮬레이션으로 검증된 내용[5],[6]을 바탕으로 0.
제안 방법
- 잡음 내성 평가를 위해서 RF 발생기에 특정 주파수를 맞춰놓고 잡음의 크기를 증가시키며, 게이트나 회로의 출력단에서 fail 발생하는 지점을 모니터링했다. Fail이 발생한 지점에서의 noise power amplitude를 체크하여 주파수 별로 permissible noise level 값으로 정리하였다. 결과에서 permissible noise level이 높을수록 잡음에 대한 내성이 높다는 것을 알 수 있다.
- DPI method 실제 측정을 위한 셋업은 그림 8과 같다. RF 발생기를 이용하여 외부 잡음을 인가해 주었으며, 10 MHz에서부터 1 GHz까지 주파수 범위에서 잡음에 대한 내성평가를 진행하였다. DC power supply를 이용하여 0.
- Section II에서는 deep N-well을 이용한 DTMOS 슈미트트리거의 구조에 대해서 설명하고 있으며, 각 게이트들의 레이아웃 구조와 함께 제작한 회로들에 대해 서술하였다. Section III에서는 제작된 DTMOS 슈미트 트리거 로직 게이트의 히스테리시스 특성과 전기적인 특성을 측정하였다. Section IV에서는 DPI method를 이용해 DTMOS 슈미트 트리거 로직 게이트가 EM Immunity 향상에 기여하는 바를 게이트 레벨에서, 그리고 회로 레벨에서 분석하였다.
- Section III에서는 제작된 DTMOS 슈미트 트리거 로직 게이트의 히스테리시스 특성과 전기적인 특성을 측정하였다. Section IV에서는 DPI method를 이용해 DTMOS 슈미트 트리거 로직 게이트가 EM Immunity 향상에 기여하는 바를 게이트 레벨에서, 그리고 회로 레벨에서 분석하였다. Section V에서는 결론을 정리하였다.
- 가장 먼저, DTMOS 슈미트 트리거 버퍼의 히스테리시스 특성을 살펴보았다. 입력을 0 V에서 0.
- 기본적인 DTMOS 버퍼, 인버터, 낸드 노어 게이트가 제작되었고, 회로레벨에서의 특성을 알아보기 위해 위에서 제작한 게이트들을 이용한 간단한 디지털 테스트 회로를 구성하였다. 그리고 단순한 CMOS 형태의 로직 게이트들과 테스트 회로를 제작하여 DTMOS 회로와 특성을 비교하였다. 설계된 버퍼와 테스트 회로를 이용해 게이트 레벨에서 잡음 내성 향상 특성과 회로 레벨에서의 잡음 내성 향상 특성 결과를 분석해 볼 수 있었다.
- 기본적인 DTMOS 버퍼, 인버터, 낸드 노어 게이트가 제작되었고, 회로레벨에서의 특성을 알아보기 위해 위에서 제작한 게이트들을 이용한 간단한 디지털 테스트 회로를 구성하였다. 그리고 단순한 CMOS 형태의 로직 게이트들과 테스트 회로를 제작하여 DTMOS 회로와 특성을 비교하였다.
- 기존에 시뮬레이션으로 검증된 내용[5],[6]을 바탕으로 0.18 μm CMOS 공정에서 DTMOS 슈미트 트리거 로직 게이트를 제작하였으며, 검증을 위해 버퍼, 인버터, 낸드, 노어 게이트를 구성하였다.
- 낸드, 노어 게이트에 대해서도 hysteresis 특성을 관찰하였으며, 그 결과는 그림 6과 같다. 낸드와 노어의 히스테리시스 특성을 측정하기 위해 게이트 한쪽의 입력 값을 고정시키고, 기존의 버퍼, 인버터와 동일하게 다른 쪽 입력 단의 값을 0 V에서 0.6 V로 변화시키면서 출력의 값을 기록하였다. 또한, 반대방향으로 같은 실험을 반복했다.
- 18 μm PDK공정 시뮬레이션을 통해 로직 게이트들의 동작을 확인하였고, 레이아웃[9]를 통해 실제 칩으로 구현해 그 결과를 비교/검증하였다. 또한, 제안된 DTMOS 슈미트 트리거가 EM Immunity 향상에 탁월한 역할을 할 수 있음을 테스트 회로[10]에 적용시켜 DPI test [11],[12]를 통해 입증할 수 있었다.
- 먼저 게이트 레벨에서 DPI method를 이용한 잡음 내성평가를 진행하였다. 그림 9의 슈미트 트리거 로직과 CM-OS 로직에 대한 주파수 별 내성평가 결과를 보여주고 있다.
- 버퍼에 이어 DTMOS 슈미트 트리거 인버터의 히스테리시스 특성을 관찰하였다. 그림 5에 DTMOS 슈미트 트리거 인버터의 히스테리시스 특성 측정 결과를 나타냈다.
- 칩 제작을 위한 레이아웃 구조는 그림 2와 같으며, 상단에는 PMOS가, 하단에는 NMOS가 위치하고 있다. 범용 CMOS 공정을 사용하여 DTMOS 슈미트트리거 로직을 구현하기 위해서 PMOS는 기본적으로 Nwell로 독립된 구조를 하고 있기 때문에 어려움이 없었지만, NMOS의 경우는 Deep N-well 구조[8]를 사용하여, NMOS의 바디 포텐셜을 독립적으로 콘트롤할 수 있도록 설계하였다.
- 이 DTMOS 슈미트 트리거 로직 게이트버퍼는 참고문헌 [4]에서 제안되었고, 참고문헌 [5], [6]에서는 같은 로직을 NAND와 NOR, 그리고 회로레벨까지 확장시켰다. 본 논문에서는 시뮬레이션으로 검증된 DTMOS 슈미트 트리거를 실제 칩으로 구현하여 히스테리시스 특성을 구현하고, 측정을 통해 EM Immunity 향상 특성을 기존의 CMOS 로직과 비교하였다.
- DTMOS 로직 게이트들의 회로레벨에서의 전자파 내성 개선 특성을 평가하기 위해 테스트 회로를 그림 7과 같이 제작하였다. 비교를 위해 같은 회로를 일반적인 CMOS로 직으로도 구현하였다. 인버터, 낸드, 노어 게이트들이 테스트 회로를 구성하고 있으며, N1, N2, N3는 high값으로, N5, N6, N7은 low값으로 고정되어 있다.
- 그리고 단순한 CMOS 형태의 로직 게이트들과 테스트 회로를 제작하여 DTMOS 회로와 특성을 비교하였다. 설계된 버퍼와 테스트 회로를 이용해 게이트 레벨에서 잡음 내성 향상 특성과 회로 레벨에서의 잡음 내성 향상 특성 결과를 분석해 볼 수 있었다.
- 앞의 2-1장에서 설명한대로 Deep N-well을 사용하여 DTMOS 슈미트 트리거 버퍼, 인버터, 낸드 노어 게이트를 구현하였으며, 각각의 히스테리시스 특성을 측정하였다. 히스테리시스 특성을 살펴보기 위해 0 V에서 0.
- 이와 같이 구성한 DTMOS 슈미트 트리거 로직을 버퍼레벨에서 확장시켜 DTMOS 슈미트 트리거 낸드 게이트와 노어 게이트를 제작하였다. 각 게이트의 레이아웃 구조는 그림 3(a), (b)와 같다.
- 6 V의 일정한 VDD와 입력전압을 인가해 주었다. 입력단에 일정한 DC 신호를 넣고, 입력단과 잡음단 사이에 bias Tee를 넣어 RF 잡음이 DC 신호에 영향을 주지 않도록 셋업하였다.
- 가장 먼저, DTMOS 슈미트 트리거 버퍼의 히스테리시스 특성을 살펴보았다. 입력을 0 V에서 0.6 V로 변화시켰을 때와 0.6 V에서 0 V로 변화시켰을 때, 각각 다른 위치에서 converting하는 것을 측정하였다. DTMOS 슈미트 트리거 버퍼의 히스테리시스 특성은 그림 4와 같이 측정되었으며, 히스테리시스 특성의 정량적인 값은 다른 게이트들과 함께 표 1에 나타내었다.
- 잡음 내성 평가를 위해서 RF 발생기에 특정 주파수를 맞춰놓고 잡음의 크기를 증가시키며, 게이트나 회로의 출력단에서 fail 발생하는 지점을 모니터링했다. Fail이 발생한 지점에서의 noise power amplitude를 체크하여 주파수 별로 permissible noise level 값으로 정리하였다.
- DTMOS 슈미트 트리거 로직을 실제 칩으로 구현하기 위해서는 서로 다른 독립적인 바디 포텐셜 환경을 만들어주어야 한다. 참고문헌 [7]에서는 비교적 바디 콘트롤이 용이한 PMOS의 바디만을 조절하는 방식으로 DTMOS 슈미트 트리거를 구현하였고, 본 논문에서는 deep Nwell[8]을 사용하여 PMOS, NMOS 모두의 바디를 콘트롤할 수 있는 DTMOS 슈미트 트리거를 구현하였다. IDEC에서 제공하는 MPW 0.
- 각 게이트의 히스테리시스 특성과 전력 소모, 딜레이 등을 살펴보았으며, 잡음 내성 향상 특성을 검증하기 위해 DPI 방법[11]이 사용되었다. 회로단계로 확장시켜 잡음 특성을 확인하기 위해 간단한 디지털 회로를 제작하여 검증하였다.
- 앞의 2-1장에서 설명한대로 Deep N-well을 사용하여 DTMOS 슈미트 트리거 버퍼, 인버터, 낸드 노어 게이트를 구현하였으며, 각각의 히스테리시스 특성을 측정하였다. 히스테리시스 특성을 살펴보기 위해 0 V에서 0.6 V까지 입력단의 전압을 변화시키며 슈미트 트리거 게이트의 출력 값을 기록하였고, 반대로 0.6 V에서 0 V까지 입력값을 변화시키면서 게이트의 출력 값을 기록하였다.
대상 데이터
- 각 게이트의 레이아웃 구조는 그림 3(a), (b)와 같다. 낸드와 노어도 앞에서 소개한 버퍼와 동일하게 Deep N-well 구조를 가진 NMOS를 사용하여 로직을 구성하였다.
- 실험은 게이트 레벨과 회로레벨에서 측정되었으며, 게이트 레벨 측정을 위해서는 제작된 DTMOS 슈미트 트리거 버퍼와 CMOS 버퍼가 사용되었다. 회로레벨 측정을 위해서 그림 7과 같은 형태의 DTMOS 슈미트 트리거 로직으로 구성된 테스트 회로와 일반 CMOS 로직으로 구성된 테스트 회로가 사용되었다.
- 실험은 게이트 레벨과 회로레벨에서 측정되었으며, 게이트 레벨 측정을 위해서는 제작된 DTMOS 슈미트 트리거 버퍼와 CMOS 버퍼가 사용되었다. 회로레벨 측정을 위해서 그림 7과 같은 형태의 DTMOS 슈미트 트리거 로직으로 구성된 테스트 회로와 일반 CMOS 로직으로 구성된 테스트 회로가 사용되었다.
데이터처리
- IDEC에서 제공하는 MPW 0.18 μm PDK공정 시뮬레이션을 통해 로직 게이트들의 동작을 확인하였고, 레이아웃[9]를 통해 실제 칩으로 구현해 그 결과를 비교/검증하였다.
이론/모형
- 18 μm CMOS 공정에서 DTMOS 슈미트 트리거 로직 게이트를 제작하였으며, 검증을 위해 버퍼, 인버터, 낸드, 노어 게이트를 구성하였다. 각 게이트의 히스테리시스 특성과 전력 소모, 딜레이 등을 살펴보았으며, 잡음 내성 향상 특성을 검증하기 위해 DPI 방법[11]이 사용되었다. 회로단계로 확장시켜 잡음 특성을 확인하기 위해 간단한 디지털 회로를 제작하여 검증하였다.
성능/효과
- DPI method를 이용하여 DTMOS 슈미트 트리거의 잡음 향상 특성을 살펴본 결과, 10 MHz에서 1 GHz 대역에서 일반적인 CMOS 로직 게이트에 비해 평균 5～8 dBm 정도 더 높은 잡음을 견딜 수 있었고, 향상된 잡음 특성을 확인할 수 있었다.
- DPI method를 이용하여 잡음 내성 향상 특성을 살펴본 결과, 게이트 레벨에서와 회로레벨에서 모두 DTMOS 슈미트 트리거가 CMOS 로직에 비해 5～8 dBm 정도 더 높은 잡음 내성 향상 특성을 보였다.
- 그림 5에 DTMOS 슈미트 트리거 인버터의 히스테리시스 특성 측정 결과를 나타냈다. DTMOS 슈미트 트리거 인버터도 충분한 히스테리시스 특성을 가지는 것을 측정을 통해 확인할 수 있었다.
- 그림 9의 슈미트 트리거 로직과 CM-OS 로직에 대한 주파수 별 내성평가 결과를 보여주고 있다. DTMOS 슈미트 트리거의 permissible noise가 CMOS logic에 비해 높게 관측됨을 확인할 수 있는데, 이는 슈미트 트리거의 히스테리시스 특성으로 인해 잡음 내성이 향상되어 더 높은 잡음까지 수용할 수 있게 된 것으로 분석된다. 또한, 750 MHz 지점에서 잡음 내성이 상승했다가 850 MHz 지점에서 급 하강하는 특성을 보이는데, 이는 제작된 회로의 기생성분과 PCB trace의 영향[12]으로 공진이 발생하여 이와 같은 결과가 나온 것으로 분석된다.
- 버퍼는 241 mV, 인버터는 238 mV, 낸드는 236 mV의 히스테리시스 특성이 관찰되었고, 노어에서는 195 mV로 비교적 좁은 히스테리시스 특성이 관찰되었다. VLH과 VHL의 중간지점인 오프셋 전압은 모든 게이트가 0.31 V에서 0.33 V 범위에서 측정되었으며, 설계 시 고려했던 1/2 VDD 값보다 다소 높은 값을 가지는 것으로 측정되었는데, 이는 회로의 기생성분과 PCB의 trace의 RC 성분이 히스테리시스의 오프셋 특성에 영향을 미친 것으로 분석된다.
- 한편, 게이트레벨에서 측정결과와는 조금 다른 경향성이 700 MHz에서 1 GHz 대역에서 관찰되었다. 게이트 레벨 잡음 내성 평가 시, 750 MHz 지점에서 permissible noise 값이 갑자기 상승하고, 850 MHz 지점에서 갑자기 하강하는 모습을 보였는데, 회로 레벨에서는 그런 특징이 뚜렷하게 관찰되지 않았다. 이는 게이트 레벨에서 내성평가를 진행하였을 때는 버퍼 하나만 가지고 잡음내성을 평가하기 때문에 버퍼의 기생성분과 PCB의 trace 성분이 회로특성에 주된 영향 성분[12]으로 작용했지만, 회로 레벨 잡음 평가에서는 PCB와 패키지를 거쳐 칩 내부까지 잡음이 주입되는 경로에 존재하는 기생 성분 중 회로를 구성하는 트랜지스터에 존재하는 고유의 기생 저항 및 커패시턴스의 영향이 커지면서 RLC 공진의 영향이 전체적인 내성 평가에 미치는 영향이 줄어들었다.
- Fail이 발생한 지점에서의 noise power amplitude를 체크하여 주파수 별로 permissible noise level 값으로 정리하였다. 결과에서 permissible noise level이 높을수록 잡음에 대한 내성이 높다는 것을 알 수 있다.
- 슈미트 트리거 로직 게이트들을 이용해서 제작한 테스트 회로에서도 동일하게 hysteresis width가 측정되었으며, 이러한 특성이 회로의 잡음 특성을 향상시켜줄 수 있었다. 또한, 슈미트 트리거로 구성된 테스트 회로는 일반 CMOS로 구성된 테스트 회로에 비해 4배 많은 전력을 소비하고 있으며, 1.3배 정도 더 긴 딜레이를 보였다. 슈미트 트리거로 구성된 회로는 일반 CMOS로 구성된 회로에 비해 약 6배 넓은 면적을 차지하였다.
- 슈미트 트리거 로직 게이트들을 이용해서 제작한 테스트 회로에서도 동일하게 hysteresis width가 측정되었으며, 이러한 특성이 회로의 잡음 특성을 향상시켜줄 수 있었다. 또한, 슈미트 트리거로 구성된 테스트 회로는 일반 CMOS로 구성된 테스트 회로에 비해 4배 많은 전력을 소비하고 있으며, 1.
- 게이트 레벨 잡음 내성 평가 시, 750 MHz 지점에서 permissible noise 값이 갑자기 상승하고, 850 MHz 지점에서 갑자기 하강하는 모습을 보였는데, 회로 레벨에서는 그런 특징이 뚜렷하게 관찰되지 않았다. 이는 게이트 레벨에서 내성평가를 진행하였을 때는 버퍼 하나만 가지고 잡음내성을 평가하기 때문에 버퍼의 기생성분과 PCB의 trace 성분이 회로특성에 주된 영향 성분[12]으로 작용했지만, 회로 레벨 잡음 평가에서는 PCB와 패키지를 거쳐 칩 내부까지 잡음이 주입되는 경로에 존재하는 기생 성분 중 회로를 구성하는 트랜지스터에 존재하는 고유의 기생 저항 및 커패시턴스의 영향이 커지면서 RLC 공진의 영향이 전체적인 내성 평가에 미치는 영향이 줄어들었다. 이러한 변화로 인해 회로레벨에서 전체적인 잡음 특성은 DTMOS 로직이 더 강한 내성 특성을 보임을 확인하였다.
- 이는 게이트 레벨에서 내성평가를 진행하였을 때는 버퍼 하나만 가지고 잡음내성을 평가하기 때문에 버퍼의 기생성분과 PCB의 trace 성분이 회로특성에 주된 영향 성분[12]으로 작용했지만, 회로 레벨 잡음 평가에서는 PCB와 패키지를 거쳐 칩 내부까지 잡음이 주입되는 경로에 존재하는 기생 성분 중 회로를 구성하는 트랜지스터에 존재하는 고유의 기생 저항 및 커패시턴스의 영향이 커지면서 RLC 공진의 영향이 전체적인 내성 평가에 미치는 영향이 줄어들었다. 이러한 변화로 인해 회로레벨에서 전체적인 잡음 특성은 DTMOS 로직이 더 강한 내성 특성을 보임을 확인하였다.
- 또한, 750 MHz 지점에서 잡음 내성이 상승했다가 850 MHz 지점에서 급 하강하는 특성을 보이는데, 이는 제작된 회로의 기생성분과 PCB trace의 영향[12]으로 공진이 발생하여 이와 같은 결과가 나온 것으로 분석된다. 전체적인 잡음 특성은 DTMOS 슈미트 트리거가 5～8 dBm 정도 더 높게 향상된 것으로 측정되었다. 노이즈가 주입되는 경로에서는 PCB trace 및 패키지의 RLC 성분과 칩 내부 소자와 인터커넥/substrate에 존재하는 기생 성분으로 인해 공진 현상이 존재하게 된다.
- 제작된 모든 DTMOS 슈미트 트리거 로직 게이트에서 충분한 크기의 히스테리시스 특성을 가지는 것이 측정을 통해 확인되었다. DTMOS 슈미트 트리거 로직의 이러한 히스테리시스 특성이 노이즈 마진을 늘려줌으로써 디지털 회로의 잡음 내성을 향상시킬 것이다.
- 측정은 10 MHz에서 1 GHz 범위에서 이루어졌으며, 게이트 레벨에서의 결과와 비슷한 경향성을 보였다. 측정된 전 주파수 범위에서 슈미트 트리거가 일반 CMOS 로직에 비해 더 높은 잡음 내성을 가짐을 확인할 수 있었다.
후속연구
- 이러한 특성을 활용하면, 디지털 회로 설계에 적용하여 잡음내성을 가진 디지털 회로를 만들 수 있을 것이다. CMOS 로직과 비교하였을 때, DTMOS 슈미트 트리거 로직이 면적이나 전력 소모 면에서 불리한 측면이 있으므로, 전체 회로에서가 아닌 디지털 회로의 잡음이 취약한 부분에 선택적으로 응용하여 전체 시스템의 내성을 강화시키는데 적용하여야 할 것이다.
- 제작된 모든 DTMOS 슈미트 트리거 로직 게이트에서 충분한 크기의 히스테리시스 특성을 가지는 것이 측정을 통해 확인되었다. DTMOS 슈미트 트리거 로직의 이러한 히스테리시스 특성이 노이즈 마진을 늘려줌으로써 디지털 회로의 잡음 내성을 향상시킬 것이다.
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