본 논문에서는 일반적인 실리콘 기반 n-MOSFET(n-type Metal Oxide Semiconductor Field Effect Transistor)의 절연 산화막 계면에서 방사선으로부터 유발되는 누설전류 경로를 차단하기 위하여 I형 게이트 n-MOSEFT 구조를 제안하였다. I형 게이트 n-MOSFET 구조는 상용 0.18um CMOS(Complementary Metal Oxide Semiconductor) 공정에서 레이아웃 변형 기법을 이용하여 설계되었으며, ELT(Enclosed Layout Transistor)와 DGA(Dummy Gate-Assisted) n-MOSFET와 같은 레이아웃 변형 기법을 사용한 기존 내방사선 전자소자의 구조적 단점을 개선하였다. 따라서, 기존 구조와 비교하여 반도체 칩 제작에서 회로 설계의 확장성을 확보할 수 있다. 또한, 내방사선 특성 검증을 위하여 TCAD 3D(Technology Computer Aided Design 3-dimension) tool을 사용하여 모델링과 모의실험을 수행하였고, 그 결과 I형 게이트 n-MOSFET 구조의 내방사선 특성을 확인하였다.
본 논문에서는 일반적인 실리콘 기반 n-MOSFET(n-type Metal Oxide Semiconductor Field Effect Transistor)의 절연 산화막 계면에서 방사선으로부터 유발되는 누설전류 경로를 차단하기 위하여 I형 게이트 n-MOSEFT 구조를 제안하였다. I형 게이트 n-MOSFET 구조는 상용 0.18um CMOS(Complementary Metal Oxide Semiconductor) 공정에서 레이아웃 변형 기법을 이용하여 설계되었으며, ELT(Enclosed Layout Transistor)와 DGA(Dummy Gate-Assisted) n-MOSFET와 같은 레이아웃 변형 기법을 사용한 기존 내방사선 전자소자의 구조적 단점을 개선하였다. 따라서, 기존 구조와 비교하여 반도체 칩 제작에서 회로 설계의 확장성을 확보할 수 있다. 또한, 내방사선 특성 검증을 위하여 TCAD 3D(Technology Computer Aided Design 3-dimension) tool을 사용하여 모델링과 모의실험을 수행하였고, 그 결과 I형 게이트 n-MOSFET 구조의 내방사선 특성을 확인하였다.
In this paper, we proposed a I-gate n-MOSFET (n-type Metal Oxide Semiconductors Field Effect Transistor) structure in order to mitigate a radiation-induced leakage current path in an isolation oxide interface of a silicon-based standard n-MOSFET. The proposed I-gate n-MOSFET structure was designed b...
In this paper, we proposed a I-gate n-MOSFET (n-type Metal Oxide Semiconductors Field Effect Transistor) structure in order to mitigate a radiation-induced leakage current path in an isolation oxide interface of a silicon-based standard n-MOSFET. The proposed I-gate n-MOSFET structure was designed by using a layout modification technology in the standard 0.18um CMOS (Complementary Metal Oxide Semiconductor) process, this structure supplements the structural drawbacks of conventional radiation-tolerant electronic device using layout modification technology such as an ELT (Enclosed Layout Transistor) and a DGA (Dummy Gate-Assisted) n-MOSFET. Thus, in comparison with the conventional structures, it can ensure expandability of a circuit design in a semiconductor-chip fabrication. Also for verification of a radiation-tolerant characteristic, we carried out M&S (Modeling and Simulation) using TCAD 3D (Technology Computer Aided Design 3-dimension) tool. As a results, we had confirmed the radiation-tolerant characteristic of the I-gate n-MOSFET structure.
In this paper, we proposed a I-gate n-MOSFET (n-type Metal Oxide Semiconductors Field Effect Transistor) structure in order to mitigate a radiation-induced leakage current path in an isolation oxide interface of a silicon-based standard n-MOSFET. The proposed I-gate n-MOSFET structure was designed by using a layout modification technology in the standard 0.18um CMOS (Complementary Metal Oxide Semiconductor) process, this structure supplements the structural drawbacks of conventional radiation-tolerant electronic device using layout modification technology such as an ELT (Enclosed Layout Transistor) and a DGA (Dummy Gate-Assisted) n-MOSFET. Thus, in comparison with the conventional structures, it can ensure expandability of a circuit design in a semiconductor-chip fabrication. Also for verification of a radiation-tolerant characteristic, we carried out M&S (Modeling and Simulation) using TCAD 3D (Technology Computer Aided Design 3-dimension) tool. As a results, we had confirmed the radiation-tolerant characteristic of the I-gate n-MOSFET structure.
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문제 정의
또한, 공정상의 문제로, 최신 공정에서 제공하는 실리사이드 레이어에 의해 소스와 드레인, 바디가 모두 도통되어 n-MOSFET의 오동작 문제를 초래할 수 있다. 따라서, 최신 내방사선 전자소자 ELT와 DGA n-MOSFET 레이아웃의 구조적 단점이 보완된 I형 게이트 레이아웃 구조를 제안하고자 한다.
본 논문에서는 기존 내방사선 전자소자 레이아웃의 구조적 단점을 개선하고, 고준위 방사선 환경에서 전자시스템의 체계적인 내방사선화을 위한 연구의 일환으로 전자부품을 구성하는 최소단위 전자소자 n-MOSFET의 새로운 구조를 제안하고 설계하였으며, TCAD 3D M&S를 통하여 내방사선 기능을 검증하였다.
본 논문에서는 원자력 발전 내부의 제어 계측시스템과 같은 고준위 방사선 환경에서 전자부품의 내방사선화를 위한 연구의 일환으로 전자부품을 구성하는 최소단위 전자소자인 n-MOSFET에 대하여 레이아웃 변형기법이 적용된 I형 게이트 n-MOSFET 구조를 제안하였다. 제안된 구조는 기존 내방사선 전자소자 ELT와 DGA n-MOSFET 레이아웃의 구조적 단점을 개선함으로써 회로설계에서 2.
제안 방법
I형 게이트 n-MOSFET 구조는 0.18um CMOS 공정의 일반적인 n-MOSFET 구조에 레이아웃 변형 기법을 적용하여 게이트 폴리 레이어를 ‘I’자 형태로 확장하였으며, P-액티브 레이어(P-active layer)와 P+ 레이어(P+layer)를 추가하고 N-액티브 레이어(N-active layer)와 P-액티브 레이어를 만나도록 지정함으로써 소스와 드레인 사이의 누설전류 경로를 차단하였다.
그림 8과 9는 두 종류 3D n-MOSFET 구조의 방사선영향 모델링 시뮬레이션 결과를 보여준다. 고정전하의 도핑 농도를 1e19#/cm3까지 증가시키면서 게이트 전압에 따른 드레인 전류를 확인하였다. 특히, 소자가 턴오프(Turn-off)상태일 때 누설전류에 의한 오류나 오동작이 발생할 수 있기 때문에 게이트 전압이 문턱전압(VTH)보다 작은 부분이 주요한 측정 범위이다.
그림 7과 같이 총 이온화선량 효과의 영향으로 발생되는 누설전류 경로를 모델링하기 위하여 일반적인 n-MOSFET와 제안하는 구조의 n-MOSFET의 소스와 드레인 사이의 절연 산화막 경계면에 고정전하(Fixedcharge)를 주입하였다[12]. 또한, 시간이 지남에 따라 누적되는 방사선량의 증가를 모델링하기 위하여 주입되는 고정전하의 농도를 증가시키면서 시뮬레이션을 진행하였다.
내방사선특성은 TCAD 3D M&S를 통하여 검증하였다.
기존n-MOSFET 레이아웃에 포함되지 않는 P-액티브 레이어와 P+ 레이어를 포함시켜 문턱전압(VTH)를 높임으로써 실리콘 산화막에 축적된 정공에 의해 발생하는 채널반전(Channel inversion)을 방지하고 누설전류 경로를 차단할 수 있다. 또한, N-액티브 레이어와 P-액티브 레이어를 만나도록 지정함으로써 정공이 축적되는 두꺼운 절연 산화막의 생성을 억제하여 소스와 드레인 사이의 누설전류 경로를 차단하였다.
그림 7과 같이 총 이온화선량 효과의 영향으로 발생되는 누설전류 경로를 모델링하기 위하여 일반적인 n-MOSFET와 제안하는 구조의 n-MOSFET의 소스와 드레인 사이의 절연 산화막 경계면에 고정전하(Fixedcharge)를 주입하였다[12]. 또한, 시간이 지남에 따라 누적되는 방사선량의 증가를 모델링하기 위하여 주입되는 고정전하의 농도를 증가시키면서 시뮬레이션을 진행하였다.
제안된 내방사선 I형 게이트 n-MOSFET 레이아웃구조는 그림 3과 같이 폴리 게이트를 소스와 드레인 사이에 알파벳 ‘I’자 형태로 변형시켰다. 본 0.18um 공정의 게이트 산화막 두께는 7nm이하이므로 산화막 두께가 10nm 이하에는 방사선에 의한 정공 축적이 일어나지 않는 터널링 메카니즘[6]을 사용하였기 때문에 소스와 드레인 사이의 누설전류 경로를 차단하였다. 기존n-MOSFET 레이아웃에 포함되지 않는 P-액티브 레이어와 P+ 레이어를 포함시켜 문턱전압(VTH)를 높임으로써 실리콘 산화막에 축적된 정공에 의해 발생하는 채널반전(Channel inversion)을 방지하고 누설전류 경로를 차단할 수 있다.
본 구조는 TCAD 3D tool을 이용하여 설계되었으며, 고정전하의 농도를 증가시키면서 누적방사선량에 대한영향 M&S를 진행한 결과 내방사선 특성이 검증되었다.
일반적인 n-MOSFET 구조와 제안하는 I형 게이트 n-MOSFET 구조의 내방사선 특성을 비교하기 위하여 그림 6과 같이 I형 게이트 n-MOSFET의 3D 구조 모델링을 수행하였다. 모델링된 일반적인 n-MOSFET 구조와 사이즈, 도핑 농도는 같고 추가된 I형 폴리 게이트의 사이즈(W/L)는 0.
본 논문에서는 원자력 발전 내부의 제어 계측시스템과 같은 고준위 방사선 환경에서 전자부품의 내방사선화를 위한 연구의 일환으로 전자부품을 구성하는 최소단위 전자소자인 n-MOSFET에 대하여 레이아웃 변형기법이 적용된 I형 게이트 n-MOSFET 구조를 제안하였다. 제안된 구조는 기존 내방사선 전자소자 ELT와 DGA n-MOSFET 레이아웃의 구조적 단점을 개선함으로써 회로설계에서 2.26 이하 사이즈(W/L)의 구현, 소스와 드레인의 대칭적 구조, 입력 커패시턴스, 리모델링 유무 등 제약사항으로 작용되었던 부분들을 해결할 수 있는 레이아웃 구조이다.
제안된 내방사선 I형 게이트 n-MOSFET 레이아웃구조는 그림 3과 같이 폴리 게이트를 소스와 드레인 사이에 알파벳 ‘I’자 형태로 변형시켰다.
대상 데이터
상용 공정의 일반적인 n-MOSFET 구조의 방사선 손상을 모델링하기 위하여 소자레벨에서 물리적 연산을 할 수 있는 TCAD(Technology Computer Aided Design) tool을 이용하여 그림 5와 같이 3D 모델링을 수행하였다. 모델링된 n-MOFET의 사이즈는 10um/1um (W/L)이며, 게이트 산화막과 바디 두께는 각각 10nm, 3um이며, 도핑 농도는 각각 바디 8e16#/cm3, 채널 1e18#/cm3,소스와 드레인 1e20#/cm3 로 설정하였다.
이론/모형
그러나 본 구조는 실리사이드 블락킹 레이어의 추가 없이도 I형 폴리 게이트에 의하여 P+, N+, 소스, 드레인이 물리적으로 분리됨에 따라 실리사이드에 의해 도통되는 것을 방지할 수 있다. 또한, 회로 설계에서 레이아웃을 실시할 때 기존n-MOSFET의 사이즈(W/L)가 증가할 경우 전체 칩 면적이나 Sub회로의 소자 배치 등의 제약을 피하기 위하여 Multi-fingers 방법을 사용하여 구성하게 된다.Multi-fingers는 전체 폭(Width)을 finger의 수로 나누어 병렬로 배치하고 소스와 드레인을 공유하는 레이아웃방법으로써 예로 제시된 그림 4와 같이 I형 게이트n-MOSFET에서 적용 가능하다.
상용 공정의 일반적인 n-MOSFET 구조의 방사선 손상을 모델링하기 위하여 소자레벨에서 물리적 연산을 할 수 있는 TCAD(Technology Computer Aided Design) tool을 이용하여 그림 5와 같이 3D 모델링을 수행하였다. 모델링된 n-MOFET의 사이즈는 10um/1um (W/L)이며, 게이트 산화막과 바디 두께는 각각 10nm, 3um이며, 도핑 농도는 각각 바디 8e16#/cm3, 채널 1e18#/cm3,소스와 드레인 1e20#/cm3 로 설정하였다.
성능/효과
I형 게이트 n-MOSFET 레이아웃은 구조적으로, 기존 DGA n-MOSFET가 갖는 소스와 드레인의 대칭성, 2.26 이하의 사이즈(W/L) 구현, 낮은 입력 커패시턴스와 같은 장점들을 포함하며, 복잡한 사이즈(W/L) 리모델링이 필요한 기존의 ELT와 DGA n-MOSFET 레이아웃 구조의 단점을 개선하였다. 제안한 레이아웃 구조는 일반적인 n-MOSFET와 동일한 채널을 형성하기 때문에 추가적으로 사이즈(W/L) 모델링이 필요하지 않다.
또한, 일반적인 n-MOSFET에 비하여 상대적으로 큰 면적이 소요되며, 큰 게이트 커패시턴스를 갖기 때문에 디지털회로에서 지연시간을 발생시키는 원인이 된다. 마지막으로, 소자의 동일한 특성이 요구되는 회로에서 게이트중심의 비대칭적인 구조는 소스와 드레인의 선택에 따라 그 전기적 특성이 다를 수 있다는 단점을 갖는다. 따라서, ELT 레이아웃 구조는 높은 내방사선 특성을 갖지만 구조적인 한계점과 복잡성으로 인하여 회로 설계에서 큰 제약이 따른다.
반면, I형 게이트 n-MOSFET 구조는 그림 9와 같이 고정전하 주입량이 증가하더라도 소자의 턴오프 영역에서 누설전류가 수 nA 이하로 유지되는 결과를 확인하였다. 따라서 제안된 내방사선 n-MOSFET가 방사선환경에서 사용되는 전자부품에 적용된다면 총 이온화선량 효과에 대한 내방사선 기능을 가질 것이다.
후속연구
전자소자의 총 이온화선량 효과에 대한 내방사선 기술은 공정 레벨과 시스템 레벨로 나뉜다. 공정 레벨에서는 기술적인 제약은 없지만 추가적인 공정 단계가 필요하여 기존 공정과의 호환성 검증을 위한 막대한 비용과 시간을 필요로 한다. 시스템 레벨의 경우, 기존 공정을 이용하지만 추가적인 회로나 로직이 필요하기 때문에 면적이나 동작속도에 많은 제약이 있다.
반면, I형 게이트 n-MOSFET 구조는 그림 9와 같이 고정전하 주입량이 증가하더라도 소자의 턴오프 영역에서 누설전류가 수 nA 이하로 유지되는 결과를 확인하였다. 따라서 제안된 내방사선 n-MOSFET가 방사선환경에서 사용되는 전자부품에 적용된다면 총 이온화선량 효과에 대한 내방사선 기능을 가질 것이다.
본 구조는 TCAD 3D tool을 이용하여 설계되었으며, 고정전하의 농도를 증가시키면서 누적방사선량에 대한영향 M&S를 진행한 결과 내방사선 특성이 검증되었다. 총 이온화선량 효과에 대한 내방사선 전자소자인 I형 게이트 n-MOSFET 구조 설계를 통하여 선진국에 의존하였던 원전 내부의 안전/제어 계측용 전자부품에 대한 기술자립을 달성할 수 있는 초석이 될 것이며, 국내전자부품의 내방사선 기술 발전에 기여할 것으로 사료된다.
표 1에 제안한 내방사선 I형 게이트 n-MOSFET 레이아웃의 구조적 장점들을 정리하였으며, 총 이온화선량효과에 의한 누설전류 경로를 차단하였기 때문에 방사선 환경에서도 정상 동작이 가능할 것이다. 내방사선특성은 TCAD 3D M&S를 통하여 검증하였다.
질의응답
핵심어
질문
논문에서 추출한 답변
전자부품을 구성하는 반도체 칩은 대부분 무엇으로 설계되어 있는가?
전자부품을 구성하는 반도체 칩은 대부분 실리콘 기반 CMOS(Complementary Metal Oxide Semiconductor)로 설계되어 있다. 방사선 환경에서 반도체 칩은 방사선 종류, 총 누적선량, 방사선 플럭스(Flux), 방사선 형태에 따른 중성자 영향(Neutron effects), 총 이온화선량효과(TID : Total ionizing dose effects), 과도선량률 효과(Transient dose rate effects), 단일사건 현상(Singleevent phenomena) 등과 같은 다양한 종류의 오류에 노출된다.
DGA n-MOSFET 레이아웃 구조의 단점은 무엇인가?
이 구조는 내방사선 특성을 수행하는 동시에 ELT 레이아웃 구조의 사이즈(W/L) 제약을 개선하였고 게이트 커패시턴스가 작기 때문에 회로에서 발생하는 지연시간 문제를 해결하였으며, 소스와 드레인의 대칭적 구조는 전자소자의 일정한 전기적 특성을 보장하였다[11]. DGA n-MOSFET 레이아웃 구조는 ELT레이아웃의 구조적 단점을 보완하여 회로 설계의 유연성을 향상시켰지만 P-액티브 레이어와 P+ 레이어가 일반적인 n-MOSFET 채널 영역 밖에 추가되었기 때문에 채널이 확장됨에 따라 사이즈(W/L)를 리모델링해야 하는 단점이 있다. 또한, 공정상의 문제로, 최신 공정에서 제공하는 실리사이드 레이어에 의해 소스와 드레인, 바디가 모두 도통되어 n-MOSFET의 오동작 문제를 초래할 수 있다.
ELT 레이아웃 구조의 한계점은 무엇인가?
ELT 레이아웃 구조는 소스와 드레인 사이를 게이트로 완전히 차단함으로써 방사선에 의한 모든 누설전류경로를 제거하기 위한 구조로 높은 내방사선화 특성 때문에 널리 사용되어지고 있지만 구조적인 특성으로 인하여 몇 가지 한계점을 갖는다[9]. 먼저, 채널이 일정하게 형성되지 않기 때문에 수식 (1)과 같이 복잡한 사이즈(W/L) 모델링이 추가적으로 필요하고[10], 2.26 이하의 사이즈(W/L) 구현이 불가능하다는 단점이 있다. 특히, 2.26 이하의 사이즈(W/L)가 필수적으로 사용되는 아날로그 회로 설계에서 주요한 문제로 작용된다. 또한, 일반적인 n-MOSFET에 비하여 상대적으로 큰 면적이 소요되며, 큰 게이트 커패시턴스를 갖기 때문에 디지털회로에서 지연시간을 발생시키는 원인이 된다. 마지막으로, 소자의 동일한 특성이 요구되는 회로에서 게이트중심의 비대칭적인 구조는 소스와 드레인의 선택에 따라 그 전기적 특성이 다를 수 있다는 단점을 갖는다. 따라서, ELT 레이아웃 구조는 높은 내방사선 특성을 갖지만 구조적인 한계점과 복잡성으로 인하여 회로 설계에서 큰 제약이 따른다.
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