본 논문에서는 설계 요구가 높고, 전력 소모가 높은 opamp를 이용하는 기존의 능동형 적분기를, 수동형 적분기로 대체하여 고속의 저전력, 고해상도 특성을 갖는 incremental delta-sigma ADC를 소개한다. 능동형 적분기에서 수동형 적분기로의 변환을 위해, 기존의 능동형 적분기의 특성을 분석하였다. 이를 바탕으로 opamp의 설계 요구를 낮추고, 더 나아가 opamp를 사용하지 않는 저전력의 수동형 적분기를 제안하였다. 65nm 공정을 이용하여 수동형 적분기로 구성된 1차 single-bit incremental delta-sigma ADC를 설계하였다. Transistor-level 시뮬레이션 결과, 이는 supply 전압이 1.2V인 상황에서 modulator만 0.6uW, digital filter를 포함한 ADC 전체에서 6.25uW를 소모하며 BW 22KHz, SNDR 71dB, dynamic range 74.6dB을 달성하였다.
본 논문에서는 설계 요구가 높고, 전력 소모가 높은 opamp를 이용하는 기존의 능동형 적분기를, 수동형 적분기로 대체하여 고속의 저전력, 고해상도 특성을 갖는 incremental delta-sigma ADC를 소개한다. 능동형 적분기에서 수동형 적분기로의 변환을 위해, 기존의 능동형 적분기의 특성을 분석하였다. 이를 바탕으로 opamp의 설계 요구를 낮추고, 더 나아가 opamp를 사용하지 않는 저전력의 수동형 적분기를 제안하였다. 65nm 공정을 이용하여 수동형 적분기로 구성된 1차 single-bit incremental delta-sigma ADC를 설계하였다. Transistor-level 시뮬레이션 결과, 이는 supply 전압이 1.2V인 상황에서 modulator만 0.6uW, digital filter를 포함한 ADC 전체에서 6.25uW를 소모하며 BW 22KHz, SNDR 71dB, dynamic range 74.6dB을 달성하였다.
This paper presents a low power and high resolution incremental delta-sigma ADC that utilizes a passive integrator instead of an opamp-based active integrator. Opamp is a power-hungry block that involves tight design tradeoffs. To avoid the use of active integrator, the s-domain characteristic of an...
This paper presents a low power and high resolution incremental delta-sigma ADC that utilizes a passive integrator instead of an opamp-based active integrator. Opamp is a power-hungry block that involves tight design tradeoffs. To avoid the use of active integrator, the s-domain characteristic of an active integrator is first analyzed. Based on the analysis, an active integrator with low gain design is proposed as an alternative design method. To save power even more aggressively, a passive integrator with no static current is proposed. A 1st order single-bit incremental delta-sigma ADC using the proposed passive integrator is implemented in a 65nm CMOS process. Transistor-level simulation shows that the ADC consumes only 0.6uW under 1.2V supply while achieving SNDR of 71dB with 22kHz bandwidth. The estimated total power consumption including digital filter is 6.25uW, and resulting power efficiency is on a par with state-of-the-art A/D converters.
This paper presents a low power and high resolution incremental delta-sigma ADC that utilizes a passive integrator instead of an opamp-based active integrator. Opamp is a power-hungry block that involves tight design tradeoffs. To avoid the use of active integrator, the s-domain characteristic of an active integrator is first analyzed. Based on the analysis, an active integrator with low gain design is proposed as an alternative design method. To save power even more aggressively, a passive integrator with no static current is proposed. A 1st order single-bit incremental delta-sigma ADC using the proposed passive integrator is implemented in a 65nm CMOS process. Transistor-level simulation shows that the ADC consumes only 0.6uW under 1.2V supply while achieving SNDR of 71dB with 22kHz bandwidth. The estimated total power consumption including digital filter is 6.25uW, and resulting power efficiency is on a par with state-of-the-art A/D converters.
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문제 정의
본 논문에서는 CppSim과 Spice 시뮬레이션을 통해 실질적인 동작과 성능을 검증하였다. 전력 소모는 수동형 적분기와 CLK 발생기, CoI digital filter를 모두 구현하여, transistor-level 시뮬레이션을 통해 구하였고, 성능 측정은 thermal noise를 모두 포함하기 위하여 CppSim을 이용하여 시뮬레이션하였다.
이 역시 적절한 보상을 통해 해결해주어야 하지만, 수동형 적분기는 다른 소자를 구동시키는 능력이 없기 때문에 보상 방법이 제한적이다. 본 논문에서는 cascade of integrators feedback (CIFB) 구조의 single-bit DSM을 통해 이러한 문제를 해결하였다. CIFB 구조에 의해 수동형 적분기의 출력은 단독으로 곧장 single-bit 양자화 변환기의 입력으로 들어가기 때문에 다른 소자를 구동할 필요가 없어진다.
본 논문에서는 opamp의 제한으로부터 자유로운 적분기를 제안함으로써 고속의 저전력 IADC 설계를 목표로 한다. 이를 위해 opamp를 이용한 능동형 적분기의 특성 분석을 진행한다.
본 논문에서는 고속의 저전력, 고해상도 ADC 설계를 위해 능동형 적분기의 특성을 분석하였고, 기존의 능동형 적분기와 유사한 전달함수를 갖는 RC LPF형태의 수동형 적분기 설계를 제안하였다. 수동형 적분기를 통해 전력 소모가 많은 opamp의 제거와 이에 따른 supply 전압의 감소를 통해 효과적으로 전력 소모를 줄일 수 있었다.
본 논문에서는 수동형 적분기의 장점을 극대화하기 위해 회로를 최대한 단순화시켜 설계하였다. 그림 6(a)에 제안하는 전체 회로를 도시하였다.
제안 방법
본 논문에서 제시하려고 하는 기법의 핵심이 되는 아이디어는 leakage 성분은 낮게 유지하면서 A0를 줄이는 것이다. 성능을 해치지 않는 수준의 낮은 leakage 성분을 만족하는 큰 A0를 달성하기 위해서는 opamp의 설계가 복잡해지고 더 많은 전력 소모가 유발된다.
(4)를 기존의 능동형 적분기 전달함수 (1)과 비교하여 본다면, 역시 leakage 부분이 포함된 분모가 유사함을 알 수 있고, 이를 통해 수동형 적분기로 능동형 적분기와 같은 적분 동작을 할 수 있다는 점을 증명할 수 있다. 비교를 위해, 마찬가지로 기존의 능동형 적분기와 수동형 적분기를 CppSim을 이용하여 1차 delta-sigma 동작을 시뮬레이션하였다. 그림 5는 matlab을 이용하여 얻어낸 FFT 결과이다.
그림 6(a)에 제안하는 전체 회로를 도시하였다. 우선 수동형 적분기를 이용하여 1차 single-bit IADC를 구성하였다. phi1과 phi2는 non-overlapping CLK으로 사용되었고, 큰 dynamic range를 위하여 supply 전압을 차동 reference로 사용하였다.
이를 위해 opamp를 이용한 능동형 적분기의 특성 분석을 진행한다. 이를 바탕으로 opamp의 설계요구를 낮추고, 최종적으로 opamp를 사용하지 않아, 직접적인 전력 소모를 획기적으로 감소시킬 수 있는 수동형 적분기(passive integrator) 설계를 제안하고 시뮬레이션을 통해 효과를 검증한다.
본 논문에서는 opamp의 제한으로부터 자유로운 적분기를 제안함으로써 고속의 저전력 IADC 설계를 목표로 한다. 이를 위해 opamp를 이용한 능동형 적분기의 특성 분석을 진행한다. 이를 바탕으로 opamp의 설계요구를 낮추고, 최종적으로 opamp를 사용하지 않아, 직접적인 전력 소모를 획기적으로 감소시킬 수 있는 수동형 적분기(passive integrator) 설계를 제안하고 시뮬레이션을 통해 효과를 검증한다.
낮은 A0를 가지는 opamp로 만들어진 능동형 적분기를 사용하고도 leakage성분을 낮게 유지할 수 있다면 많은 설계이슈들이 완화될 수 있을 것이다. 이를 위해 본 논문에서는, 우선 그림 1(b)와 같이 Cfeed를 k배를 늘려 A0을 k-1배 줄이는 방식을 제안한다. 제안된 방식으로 구현된 전달 함수는
본 논문에서는 CppSim과 Spice 시뮬레이션을 통해 실질적인 동작과 성능을 검증하였다. 전력 소모는 수동형 적분기와 CLK 발생기, CoI digital filter를 모두 구현하여, transistor-level 시뮬레이션을 통해 구하였고, 성능 측정은 thermal noise를 모두 포함하기 위하여 CppSim을 이용하여 시뮬레이션하였다. 그림 8은 CppSim을 통해 noise상황에서 얻은 출력의 FFT 결과를 보여준다.
제안하는 방식이 적용되어 낮은 A0를 이용하는 능동형 적분기와 기존의 능동형 적분기를 비교하기 위하여, 1차 delta-sigma 동작을 CppSim을 이용하여 시뮬레이션하였다. 그림 3은 matlab을 이용하여 얻은 FFT 결과이다.
표 1에 transistor-level 시뮬레이션 결과와 기존의 저전력 delta-sigma ADC와의 성능 비교를 정리해 보았다. Active-passive integrator를 사용하는 [1], [2]와 비교하였을 때 본 논문에서 제안하는 회로는 digital filter의 전력 소모를 포함하고도 보다 좋은 figure of merit (FoM)을 얻을 수 있었다.
데이터처리
II장에서는 기존의 능동형 적분기의 이론으로부터 출발하여 수동형 적분기의 설계가 가능함을 s-domain 해석을 통하여 도출하고, 새로운 ADC의 구조에 대해 제안한다. III장에서는 제안된 ADC를 CppSim[5] 이라는 time-domain behavioral simulator을 이용하여 동작을 검증하고, 65nm CMOS공정을 이용한 transistor-level 시뮬레이션을 통해 전력소모와 성능을 분석한다. IV장에서는 제안한 ADC의 장점에 대해 정리하며 논문의 결론을 맺는다.
이론/모형
phi1과 phi2는 non-overlapping CLK으로 사용되었고, 큰 dynamic range를 위하여 supply 전압을 차동 reference로 사용하였다. 또한 고속 동작을 위해 상대적으로 낮은 oversampling ratio(OSR)를 유지하며 고해상도를 얻기 위해 2차 Cascade-of-Integrators(CoI) digital filter를 이용하였다. 1차 CoI digital filter를 이용해 log2(OSR) bits의 effective number of bits (ENOB)을 얻었다면, 2차 CoI digital filter는 1.
성능/효과
(4)를 기존의 능동형 적분기 전달함수 (1)과 비교하여 본다면, 역시 leakage 부분이 포함된 분모가 유사함을 알 수 있고, 이를 통해 수동형 적분기로 능동형 적분기와 같은 적분 동작을 할 수 있다는 점을 증명할 수 있다. 비교를 위해, 마찬가지로 기존의 능동형 적분기와 수동형 적분기를 CppSim을 이용하여 1차 delta-sigma 동작을 시뮬레이션하였다.
표 1에 transistor-level 시뮬레이션 결과와 기존의 저전력 delta-sigma ADC와의 성능 비교를 정리해 보았다. Active-passive integrator를 사용하는 [1], [2]와 비교하였을 때 본 논문에서 제안하는 회로는 digital filter의 전력 소모를 포함하고도 보다 좋은 figure of merit (FoM)을 얻을 수 있었다. 또한 전력 효율이 가장 좋다는 SAR ADC 구조[4]와 유사한 수준의 FoM을 갖는 것을 통해 제안하는 회로의 전력 효율이 뛰어남을 알 수 있다.
그림 2는 CppSim을 이용하여 opamp의 유한한 A0가 1차 delta-sigma ADC의 성능에 어떤 영향을 미치는지 time-domain 시뮬레이션을 통해 검증한 것이다. Matlab을 이용한 FFT 결과를 보면 낮은 A0로 인해 leakage 성분이 커지고, 이로 인해 noise power spectral density와 odd harmonic distortion이 증가하는 것을 확인할 수 있다.
그림 3은 matlab을 이용하여 얻은 FFT 결과이다. Noise floor, odd harmonic distortion, 20dB/dec noise-shaping 등 전체적인 그래프 경향이 일치하는 것을 확인할 수 있다. 따라서 제안하는 방식이 효과적임을 알 수 있다.
수동형 적분기를 통해 전력 소모가 많은 opamp의 제거와 이에 따른 supply 전압의 감소를 통해 효과적으로 전력 소모를 줄일 수 있었다. 그 외에도 이용 가능한 input range, CLK frequency를 확장시키고, 전체 설계 복잡도를 완화시키는 이점을 얻을 수 있었다. 제안된 수동형 적분기를 이용한 1차 single-bit IADC는 65nm 공정에서, 전체 6.
따라서 제안하는 방식이 효과적임을 알 수 있다. 낮은 A0를 갖는 단순한 구조의 opamp를 이용하고도 기존의 높은 A0를 갖는 복잡한 구조의 opamp를 이용하는 것과 같은 성능의 설계가 가능함으로써, 설계 시 발생하는 tradeoff 관계를 완화하여 보다 효율적인 설계가 가능함을 보여준다.
그림 5는 matlab을 이용하여 얻어낸 FFT 결과이다. 두 디자인의 FFT 결과를 비교해보면 noise floor, odd harmonic distortion, 20dB/dec noise-shaping의 유사함을 알 수 있고, 따라서 수동형 적분기를 이용한 delta-sigma 동작이 정상적으로 이루어지고 있음을 확인할 수 있다.
Noise floor, odd harmonic distortion, 20dB/dec noise-shaping 등 전체적인 그래프 경향이 일치하는 것을 확인할 수 있다. 따라서 제안하는 방식이 효과적임을 알 수 있다. 낮은 A0를 갖는 단순한 구조의 opamp를 이용하고도 기존의 높은 A0를 갖는 복잡한 구조의 opamp를 이용하는 것과 같은 성능의 설계가 가능함으로써, 설계 시 발생하는 tradeoff 관계를 완화하여 보다 효율적인 설계가 가능함을 보여준다.
수동형 적분기에서 발생하는 leakage 성분이 능동형 적분기와 일치하도록 설계되어 leakage로 인한 noise floor, odd harmonic distortion이 발생하지 않고 이에 따라 성능 역시 저하되지 않는다. 또한 2차 CoI digital filter의 사용으로 1차 CoI digital filter 대비 약 22dB 향상된 성능을 얻는다.
Active-passive integrator를 사용하는 [1], [2]와 비교하였을 때 본 논문에서 제안하는 회로는 digital filter의 전력 소모를 포함하고도 보다 좋은 figure of merit (FoM)을 얻을 수 있었다. 또한 전력 효율이 가장 좋다는 SAR ADC 구조[4]와 유사한 수준의 FoM을 갖는 것을 통해 제안하는 회로의 전력 효율이 뛰어남을 알 수 있다.
본 논문에서는 고속의 저전력, 고해상도 ADC 설계를 위해 능동형 적분기의 특성을 분석하였고, 기존의 능동형 적분기와 유사한 전달함수를 갖는 RC LPF형태의 수동형 적분기 설계를 제안하였다. 수동형 적분기를 통해 전력 소모가 많은 opamp의 제거와 이에 따른 supply 전압의 감소를 통해 효과적으로 전력 소모를 줄일 수 있었다. 그 외에도 이용 가능한 input range, CLK frequency를 확장시키고, 전체 설계 복잡도를 완화시키는 이점을 얻을 수 있었다.
그 외에도 이용 가능한 input range, CLK frequency를 확장시키고, 전체 설계 복잡도를 완화시키는 이점을 얻을 수 있었다. 제안된 수동형 적분기를 이용한 1차 single-bit IADC는 65nm 공정에서, 전체 6.25uW, DSM만 0.6uW의 전력을 소모하며 BW 22KHz, SNDR 71dB, dynamic range 74.6dB을 달성하는 고속의 저전력, 고해상도 ADC를 달성하였다.
질의응답
핵심어
질문
논문에서 추출한 답변
Delta-sigma A/D 변환기는 주로 어디에 사용되는가?
Delta-sigma A/D 변환기는 oversampling과 noiseshaping을 통해 고해상도의 데이터 변환을 저해상도 양자화 변환기(quantizer)와 적분기(integrator) 만을 사용하여 구현할 수 있어, 오디오[1], 통신 커뮤니케이션, 센서 등 다양한 분야에 사용되고 있다. Incremental delta-sigma analog-to-digital converter (IADC)는 delta-sigma 변환기의 conversion을 수행하기 전에 적분기와 digital filter를 초기화(RST) 시킨 후 deltasigma 동작을 수행함으로써 초기 조건을 일정하게 유지한다.
IADC은 어떤 기능을 하는가?
Delta-sigma A/D 변환기는 oversampling과 noiseshaping을 통해 고해상도의 데이터 변환을 저해상도 양자화 변환기(quantizer)와 적분기(integrator) 만을 사용하여 구현할 수 있어, 오디오[1], 통신 커뮤니케이션, 센서 등 다양한 분야에 사용되고 있다. Incremental delta-sigma analog-to-digital converter (IADC)는 delta-sigma 변환기의 conversion을 수행하기 전에 적분기와 digital filter를 초기화(RST) 시킨 후 deltasigma 동작을 수행함으로써 초기 조건을 일정하게 유지한다. 이로 인해 delta-sigma ADC의 장점과 더불어 sample-by-sample의 absolute-accuracy를 달성할 수 있어 센서 분야의 데이터 변환기에 가장 대표적으로 사용되는 ADC의 구조이다.
DSM 내의 적분기에 요구되는 설계 조건은 무엇인가?
하지만 고해상도 IADC를 저전력으로 설계하는 것에는 어려움이 따르게 되는데, 그 근본 원인은 deltasigma modulator(DSM) 내의 적분기 설계의 어려움에서 기인한다[2]. 통상적으로 적분기는 capacitive feedback을 opamp에 적용한 능동형 적분기(active integrator)를 사용하게 되는데, 이론적인 delta-sigma 동작에 위해가 되지 않기 위해서는 충분히 높은 open loop gain(A0), gain bandwidth product(GBW) 그리고 slew rate가 요구된다. 또한 보다 향상된 성능을 위해서는 큰 output swing과 낮은 thermal noise를 가지도록 opamp가 설계되어야 하고, 저주파의 flicker noise를 제거할 수 있는 chopping이나 correlated double sampling과 같은 offset-cancellation 설계 기법 적용이 필수적이다. 따라서 이런 다양한 설계 조건을 충족시키기 위하여 적분기의 전력 소모가 증가하게 되는 것은 피하기 어려운 일이라 할 수 있고, 고속의 저전력 IADC를 설계하는 것은 아직도 도전적인 설계 목표로 남아있다.
참고문헌 (5)
A. Hussain, S. W. Sin, C. H. Chan, S. P. U, F. Maloberti and R. P. Martins, "active-passive ${\Delta}{\Sigma}$ modulator for high-resolution and low-power applications", IEEE Trans. VLSI Syst. vol. PP, Issue 99, pp. 1-11, 2016.
A. Yeknami, F. Qazi and A. Alvandpour, "low-power DT ${\Delta}{\Sigma}$ modulators using SC passive filters in 65 nm CMOS", IEEE Trans. Circuits Syst. I, Reg. Papers, vol. 61, no. 2, pp. 358-370, 2014.
J. Markus, J. Silva and G. C. Temes, "Theory and applications of incremental delta-sigma converters", IEEE Trans. Circuits Syst. I, Reg. Papers, vol. 51, no. 4, pp. 678-690, 2004.
J. A. Fredenburg and M. P. Flynn, "A 90-MS/s 11-MHz-bandwidth 62-dB SNDR noise-shaping SAR ADC", IEEE J. Solid-State Circuits, vol. 47, pp. 2898-2904, 2012.
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