본 논문에서는 생체 신호 처리를 위한 12비트 이상의 고 해상도를 갖는 저 전력 CMOS 4차 델타-시그마 변조기를 설계하였다. 제안하는 4차 델타-시그마 변조기는 시간 분할 기법을 이용하여 회로를 시간에 따라 재구성해 4개의 연산증폭기가 필요한 회로를 1개의 연산증폭기만으로 구동 시켰다. 이를 통하여 일반적인 구조보다 전력소모를 75% 감소시킬 수 있다. 또한 kT/C 잡음과 칩 면적을 고려하여 변조기의 입력단과 출력 단의 커패시터들을 안정적으로 구동하기 위하여 적분기내 가변되는 증폭기를 설계하였다. 첫 번째와 두 번째 클럭 위상에서는 2단 연산 증폭기가 동작하고, 세 번째와 네 번째 위상에서는 1단 연산 증폭기가 동작한다. 이로 인하여 두 가지 위상 조건에서 연산증폭기의 위상여유가 60~90도 이내에 존재하게 하므로서 변조기의 안정성을 크게 향상시켰다. 제안한 변조기는 $0.18{\mu}m$ CMOS N-well 1 poly 6 metal 공정을 이용하여 제작되었으며, 1.8V의 공급전압에서 $354{\mu}W$의 전력소모가 측정되었다. 256kHz의 동작주파수, 128배의 오버샘플링 비율 조건에서 250Hz의 입력 신호를 인가하였을 때, 최대 SNDR은 72.8dB, ENOB은 11.8 비트로 측정되었다. 또한 종합 성능 평가지수인 FOM(Walden)은 49.6pJ/step, FOM(Schreier)는 154.5dB로 측정되었다.
본 논문에서는 생체 신호 처리를 위한 12비트 이상의 고 해상도를 갖는 저 전력 CMOS 4차 델타-시그마 변조기를 설계하였다. 제안하는 4차 델타-시그마 변조기는 시간 분할 기법을 이용하여 회로를 시간에 따라 재구성해 4개의 연산증폭기가 필요한 회로를 1개의 연산증폭기만으로 구동 시켰다. 이를 통하여 일반적인 구조보다 전력소모를 75% 감소시킬 수 있다. 또한 kT/C 잡음과 칩 면적을 고려하여 변조기의 입력단과 출력 단의 커패시터들을 안정적으로 구동하기 위하여 적분기내 가변되는 증폭기를 설계하였다. 첫 번째와 두 번째 클럭 위상에서는 2단 연산 증폭기가 동작하고, 세 번째와 네 번째 위상에서는 1단 연산 증폭기가 동작한다. 이로 인하여 두 가지 위상 조건에서 연산증폭기의 위상여유가 60~90도 이내에 존재하게 하므로서 변조기의 안정성을 크게 향상시켰다. 제안한 변조기는 $0.18{\mu}m$ CMOS N-well 1 poly 6 metal 공정을 이용하여 제작되었으며, 1.8V의 공급전압에서 $354{\mu}W$의 전력소모가 측정되었다. 256kHz의 동작주파수, 128배의 오버샘플링 비율 조건에서 250Hz의 입력 신호를 인가하였을 때, 최대 SNDR은 72.8dB, ENOB은 11.8 비트로 측정되었다. 또한 종합 성능 평가지수인 FOM(Walden)은 49.6pJ/step, FOM(Schreier)는 154.5dB로 측정되었다.
In this paper, a low power 4th order delta-sigma modulator was designed with a high resolution of 12 bits or more for the biological signal processing. Using time-interleaving technique, 4th order delta-sigma modulator was designed with one operational amplifier. So power consumption can be reduced ...
In this paper, a low power 4th order delta-sigma modulator was designed with a high resolution of 12 bits or more for the biological signal processing. Using time-interleaving technique, 4th order delta-sigma modulator was designed with one operational amplifier. So power consumption can be reduced to 1/4 than a conventional structure. To operate stably in the big difference between the two capacitor for kT/C noise and chip size, the variable-stage amplifier was designed. In the first phase and second phase, the operational amplifier is operating in a 2-stage. In the third and fourth phase, the operational amplifier is operating in a 1-stage. This was significantly improved the stability of the modulator because the phase margin exists within 60~90deg. The proposed delta-sigma modulator is designed in a standard $0.18{\mu}m$ CMOS n-well 1 poly 6 Metal technology and dissipates the power of $354{\mu}W$ with supply voltage of 1.8V. The ENOB of 11.8bit and SNDR of 72.8dB at 250Hz input frequency and 256kHz sampling frequency. From measurement results FOM1 is calculated to 49.6pJ/step and FOM2 is calculated to 154.5dB.
In this paper, a low power 4th order delta-sigma modulator was designed with a high resolution of 12 bits or more for the biological signal processing. Using time-interleaving technique, 4th order delta-sigma modulator was designed with one operational amplifier. So power consumption can be reduced to 1/4 than a conventional structure. To operate stably in the big difference between the two capacitor for kT/C noise and chip size, the variable-stage amplifier was designed. In the first phase and second phase, the operational amplifier is operating in a 2-stage. In the third and fourth phase, the operational amplifier is operating in a 1-stage. This was significantly improved the stability of the modulator because the phase margin exists within 60~90deg. The proposed delta-sigma modulator is designed in a standard $0.18{\mu}m$ CMOS n-well 1 poly 6 Metal technology and dissipates the power of $354{\mu}W$ with supply voltage of 1.8V. The ENOB of 11.8bit and SNDR of 72.8dB at 250Hz input frequency and 256kHz sampling frequency. From measurement results FOM1 is calculated to 49.6pJ/step and FOM2 is calculated to 154.5dB.
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문제 정의
따라서 본 논문에서는 위에서 제시된 시간분할 기술을 이용하여 효율성을 좀 더 향상시키는 회로를 제안하였다. 첫째, 하나의 증폭기로 4차 델타-시그마 변조기를 구동시키는 것이다.
본 논문에서 제안하는 회로는 생체 신호 처리를 위한 4차 델타-시그마 변조기이다. 전력소모를 최소화하기 위해 시간 분할 방법을 이용하여 한 개의 증폭기로 4개의 적분기를 동작시켜 4차 델타-시그마 변조기를 구성하였다.
본 논문에서는 생체 신호 처리용 저 전력 고해상도 4차 델타-시그마 변조기를 설계하였다. 제안하는 4차 델타-시그마 변조기는 시간 분할 기술을 이용하여 회로를 시간에 따라 재구성하여 4개의 연산증폭기가 필요한 회로를 1개의 연산증폭기로 구동하여 저 전력 회로를 구성하였다.
제안 방법
그림 10은 그림 9의 출력 파형을 FFT한 결과로서 노이즈 쉐이핑(noise shaping)되는 것을 확인할 수 있다. 250Hz 주파수에 900mVpp의 신호크기를 갖는 신호를 입력시켜서 모의실험을 수행하였다. 모의실험 결과 SNDR은 80.
그림 6은 제안된 회로에 사용된 스위치-커패시터 공통모드 귀환 회로도를 나타낸 것이다. 공통모드 귀환 회로는 연산증폭기 동작에 영향을 최소화 하기 위해 30fF의 작은 커패시터를 사용하였다.
제안하는 4차 델타-시그마 변조기는 시간 분할 기술을 이용하여 회로를 시간에 따라 재구성하여 4개의 연산증폭기가 필요한 회로를 1개의 연산증폭기로 구동하여 저 전력 회로를 구성하였다. 또한 kT/C 잡음과 칩 사이즈를 고려하여 크기 차이가 크게 설계된 변조기의 입력단과 뒷 단의 커패시터들을 안정적으로 구동하기 위하여 커패시터 값에 따라서 단이 가변되는 증폭기를 설계하였다. 해당 OSR에서 12비트 이상의 해상도를 만족시키기 위하여 4차 델타-시그마 변조기의 구조를 사용하였고 1비트 피드백 구조로 설계하여 전력소모를 줄이고 안정적으로 동작하는 것이 핵심이다.
전력소모를 최소화하기 위해 시간 분할 방법을 이용하여 한 개의 증폭기로 4개의 적분기를 동작시켜 4차 델타-시그마 변조기를 구성하였다. 또한 연산증폭기를 하나만 사용함으로써 발생할 수 있는 위상여유의 불안정성을 안정화시키기 위하여 단이 가변되는 연산증폭기를 사용하였고, 잡음의 영향을 최소화하기 위하여 단일 비트 비교기와 DAC를 사용하여 설계하였다.
사용된 툴은 스팩트라(spectre)와 hspice를 사용하였으며 스팩트의 자체 스팩트럼 분석 기능을 이용하여 FFT 하였다. 비트 스트림의 샘플 수는 4096개로 hanning 윈도잉을 통해 신호누설을 억제하여 FFT를 진행하였다. 외부에서 입력되는 동작 클럭 주파수는 OSR이 128이 되도록 설정하였기 때문에 256kHz의 클럭 신호가 필요하다.
18μm 1 poly 6 metal 공정 라이브러리를 이용하여 수행하였다. 사용된 툴은 스팩트라(spectre)와 hspice를 사용하였으며 스팩트의 자체 스팩트럼 분석 기능을 이용하여 FFT 하였다. 비트 스트림의 샘플 수는 4096개로 hanning 윈도잉을 통해 신호누설을 억제하여 FFT를 진행하였다.
250Hz, 804mVpp 정현파 신호를 입력하였고, 128배의 오버샘플링 비율로 클럭 신호를 입력하였을 때의 출력파형을 나타내었다. 성능 측정은 256kHz의 샘플링 클럭 주파수에서 250Hz의 입력 정현파 신호를 인가하여 크기를 가변시켜서 최대 SNDR과 DR을 구하였다. 그림 15는 804mVpp에서 131072개의 비트 스트림 샘플 수 일 때 출력신호 FFT 결과이며, 유효비수는 11.
제안하는 구조의 변조기는 샘플링과 적분 시간을 1/4로 나누어서 동작하는 구조이기 때문에 감소된 샘플링과 적분 시간에서 안정적으로 동작하기 위해 오버샘플링 비율을 128배로 설정하였다. 오버샘플링 비율을 128배로 설정하였기 때문에 12비트 이상의 해상도를 달성하기 위해서 4차의 델타-시그마 변조기 구조를 사용하였다. 제안하는 구조로부터 NTF(Noise Transfer Function)를 구하면 식 (1)-(5)와 같으며, 각단의 계수들은 표 1에 나타내었다.
위상여유가 60～90도의 영역을 벗어나게 되면 3차 고조파가 크게 발생하여서 SNDR이 저하되고, 이는 유효비트수(ENOB; Effective Number Of Bit)까지 감소시키는 결과를 발생시킨다[5]. 이를 방지하기 위해 입력 단에서 큰 커패시터를 구동할 때는 2단(Two-Stage) 증폭기가 되고, 뒷 단에서 작은 커패시터를 구동할 때는 1단(One-Stage) 증폭기가 되어서 위상여유를 안정적으로 확보하는 연산증폭기를 설계하였다. 제안하는 구조의 연산 증폭기 회로도를 그림3에 나타내었다.
그러나 위와 같이 증폭기의 수를 감소시키고 높은 차수의 델타-시그마 변조기를 구성하면 하나의 증폭기가 4가지 다른 위상에 따른 4가지 다른 부하 커패시터를 구동하게 되는데, 이때 각각의 커패시턴스 값의 차이가 커서 증폭기의 위상 여유가 안정적인 영역에서 벗어나기 때문에 불안정한 동작과 큰 고조파를 발생시키는 문제를 일으킨다. 이와 같은 문제를 해결하기 위해 제안하는 회로에서는 둘째, 4가지 다른 위상에 따른 각각의 커패시턴스에 적합하게 동작하는 하나의 증폭기를 제안하는 것이다. 두 가지 방법을 결합하면 하나의 증폭기로 높은 차수의 변조기에서도 안정성 있게 동작하는 변조기를 설계할 수 있다.
본 논문에서 제안하는 회로는 생체 신호 처리를 위한 4차 델타-시그마 변조기이다. 전력소모를 최소화하기 위해 시간 분할 방법을 이용하여 한 개의 증폭기로 4개의 적분기를 동작시켜 4차 델타-시그마 변조기를 구성하였다. 또한 연산증폭기를 하나만 사용함으로써 발생할 수 있는 위상여유의 불안정성을 안정화시키기 위하여 단이 가변되는 연산증폭기를 사용하였고, 잡음의 영향을 최소화하기 위하여 단일 비트 비교기와 DAC를 사용하여 설계하였다.
본 논문에서는 생체 신호 처리용 저 전력 고해상도 4차 델타-시그마 변조기를 설계하였다. 제안하는 4차 델타-시그마 변조기는 시간 분할 기술을 이용하여 회로를 시간에 따라 재구성하여 4개의 연산증폭기가 필요한 회로를 1개의 연산증폭기로 구동하여 저 전력 회로를 구성하였다. 또한 kT/C 잡음과 칩 사이즈를 고려하여 크기 차이가 크게 설계된 변조기의 입력단과 뒷 단의 커패시터들을 안정적으로 구동하기 위하여 커패시터 값에 따라서 단이 가변되는 증폭기를 설계하였다.
시간 분할 기법이 적용되어 하나의 증폭기가 4개의 적분 커패시터를 사용하여 각 단의 결과를 저장하며, 적분을 수행한다. 제안하는 구조의 변조기는 샘플링과 적분 시간을 1/4로 나누어서 동작하는 구조이기 때문에 감소된 샘플링과 적분 시간에서 안정적으로 동작하기 위해 오버샘플링 비율을 128배로 설정하였다. 오버샘플링 비율을 128배로 설정하였기 때문에 12비트 이상의 해상도를 달성하기 위해서 4차의 델타-시그마 변조기 구조를 사용하였다.
외부에서 입력되는 동작 클럭 주파수는 OSR이 128이 되도록 설정하였기 때문에 256kHz의 클럭 신호가 필요하다. 제안하는 델타-시그마 변조기 구조는 시간 분할 기법을 사용하기 때문에 4배의 클럭 신호를 인가하여 1/4된 클럭 신호를 사용한다. 따라서 1.
칩 측정 환경은 그림 12와 같다. 측정 환경으로는 측정장비 UPP200과 33500B를 사용하여서 각각 정현파 신호와 클럭 신호를 생성하였으며, 출력 신호를 오실로스코프(DSO7104B)와 스펙트럼 분석기(FSV)로 확인한 후, 로직분석기(16903A)로 비트 스트림을 출력한 뒤, MATLAB으로 신호 대 잡음비와 유효비트수를 계산하였다. 그림 13은 제작된 PCB 사진으로서 아날로그 전원(VDDA, GNDA)과 디지털 전원(DVDD, DGND)이 구분되어 있으며, 공통모드 전원(VCM), 클럭(clk), 입력단자(Vin), 테스트 핀(test pin) 및 출력단자(Vout)를 볼 수 있다.
각각의 적분 커패시터가 증폭기에서 분리되는 시간 동안 신호의 변화를 막기 위하여 그림 2에서와 같이 플로팅된 단자를 공통 모드 단자에 연결하였다. 표 1과 같이 피드백 커패시터의 수를 감소시키기 위하여 첫 번째와 두 번째 적분 단의 루프 필터 계수를 동일하게 구성하였고, 세 번째와 네 번째 단의 루프 필터 계수도 동일하게 구성하였다. 계수 구현과 레이아웃의 용이성을 위하여 250fF의 단위 커패시터를 정수배로 사용하였다.
제안하는 델타-시그마 변조기 회로도는 그림 2와 같다. 하나의 증폭기가 4개의 적분 커패시터를 사용하여 각 적분기 단의 결과를 저장하며 적분을 수행한다. 각각의 적분 커패시터가 증폭기에서 분리되는 시간 동안 신호의 변화를 막기 위하여 그림 2에서와 같이 플로팅된 단자를 공통 모드 단자에 연결하였다.
또한 kT/C 잡음과 칩 사이즈를 고려하여 크기 차이가 크게 설계된 변조기의 입력단과 뒷 단의 커패시터들을 안정적으로 구동하기 위하여 커패시터 값에 따라서 단이 가변되는 증폭기를 설계하였다. 해당 OSR에서 12비트 이상의 해상도를 만족시키기 위하여 4차 델타-시그마 변조기의 구조를 사용하였고 1비트 피드백 구조로 설계하여 전력소모를 줄이고 안정적으로 동작하는 것이 핵심이다.
대상 데이터
그림 14는 오실로스코프로 측정한 입력신호와 출력신호 파형을 나타낸 것이다. 250Hz, 804mVpp 정현파 신호를 입력하였고, 128배의 오버샘플링 비율로 클럭 신호를 입력하였을 때의 출력파형을 나타내었다. 성능 측정은 256kHz의 샘플링 클럭 주파수에서 250Hz의 입력 정현파 신호를 인가하여 크기를 가변시켜서 최대 SNDR과 DR을 구하였다.
설계된 변조기의 모의실험은 CMOS 0.18μm 1 poly 6 metal 공정 라이브러리를 이용하여 수행하였다.
성능/효과
8bit 으로 측정되었다. 결과로부터 FOM (Walden)은 49.6pJ/step, FOM(Schreier)는 154.5dB로 계산되었다.
8비트로 나타내었다. 그래프에서 나타나듯이 kT/C 잡음에 의해서 노이즈 쉐이핑의 정도는 40dB로 보이지만 접선의 기울기를 그려보면 80dB/dec임을 확인할 수 있다. 이 때 전력소모는 아날로그 전류 165.
250Hz 주파수에 900mVpp의 신호크기를 갖는 신호를 입력시켜서 모의실험을 수행하였다. 모의실험 결과 SNDR은 80.63 dB, 유효비트수는 13.1 비트로 측정되었다.
제안하는 변조기의 측정결과와 다른 논문과의 성능 비교를 표 2에 정리하였다. 연산증폭기 2개로 4차를 구현한 논문인[1]보다 전력 소모와 FOM (Walden)이 약 1/2로 줄었으며 FOM(Schreier)는 12dB 증가한 것을 확인할 수 있다. 델타-시그마 변조기의 성능을 표현하기 위한 Walden과 Schreier의 FOM (Figure Of Merit) 식을 식 (6) 및 (7)에 나타내었다.
제안한 4차 델타-시그마 변조기는 0.18μm CMOS n-well 1 poly 6 metal 공정을 이용하여 제작되었으며 측정 결과는 1.8V의 공급전압에서 354μW의 전력소모를 가지고 동작주파수 256kHz, OSR 128배의 조건에서 250Hz의 입력 신호를 인가하였을 때 최대 SNDR은 72.8dB, 유효비트수는 11.8bit 으로 측정되었다.
측정 결과 최대 SNDR은 72.8dB, 유효비트수는 11.8비트로 나타내었다. 그래프에서 나타나듯이 kT/C 잡음에 의해서 노이즈 쉐이핑의 정도는 40dB로 보이지만 접선의 기울기를 그려보면 80dB/dec임을 확인할 수 있다.
질의응답
핵심어
질문
논문에서 추출한 답변
저속/고해상도의 특성을 만족시키는 델타-시그마 변조기에 요구되는 특성은?
여기서 저속/고해상도의 특성을 만족시키는 델타-시그마 변조기에 요구되는 특성은 저전력이다. 낮은 전력소을 소모하면서 고해상도를 달성하기 위한 선행연구로는 먼저 시간분할 기술을 이용하여 증폭기의 수를 줄이는 방법이 있다[1].
본 논문에서 적분기내 가변되는 증폭기를 설계한 이유는?
이를 통하여 일반적인 구조보다 전력소모를 75% 감소시킬 수 있다. 또한 kT/C 잡음과 칩 면적을 고려하여 변조기의 입력단과 출력 단의 커패시터들을 안정적으로 구동하기 위하여 적분기내 가변되는 증폭기를 설계하였다. 첫 번째와 두 번째 클럭 위상에서는 2단 연산 증폭기가 동작하고, 세 번째와 네 번째 위상에서는 1단 연산 증폭기가 동작한다.
4차 델타-시그마 변조기가 일반적인 구조보다 전력소모를 75% 감소시킬 수 있는 이유는?
본 논문에서는 생체 신호 처리를 위한 12비트 이상의 고 해상도를 갖는 저 전력 CMOS 4차 델타-시그마 변조기를 설계하였다. 제안하는 4차 델타-시그마 변조기는 시간 분할 기법을 이용하여 회로를 시간에 따라 재구성해 4개의 연산증폭기가 필요한 회로를 1개의 연산증폭기만으로 구동 시켰다. 이를 통하여 일반적인 구조보다 전력소모를 75% 감소시킬 수 있다.
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Yamamoto, J. and Carusone, A.C. "A 1-1-1-1 MASH Delta-Sigma Modulator With Dynamic Comparator-Based OTAs," IEEE J. Solid-State Circuits, vol. 47, no. 1, pp. 1866-1883, Aug. 2012.
A. Ismail and I. Mostafa, "A Process-Tolerant, Low-Voltage, Inverter-Based OTA for Continuous-Time Delta-Sigma ADC", IEEE Transactions on Very Large Scale Integration Systems, vol. 24, pp. 2911-2917, 2016.
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