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MLC 낸드 플래시 기반 저장장치의 쓰기 성능 개선을 위한 계층 교차적 최적화 기법
A Cross Layer Optimization Technique for Improving Performance of MLC NAND Flash-Based Storages

정보과학회논문지 = Journal of KIISE, v.44 no.11, 2017년, pp.1130 - 1137  

박지성 (서울대학교 컴퓨터공학부) ,  이성진 (대구경북과학기술원 정보통신융합전공) ,  김지홍 (서울대학교 컴퓨터공학부)

초록
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하나의 메모리 셀에 여러 비트의 정보를 저장하는 다치화 기법은 공정 미세화와 함께 낸드 플래시 메모리의 집적도를 크게 향상시켰지만, 그 반대급부로 MLC 낸드 플래시 메모리의 평균 쓰기 성능은 SLC 낸드 플래시 메모리 대비 두 배 이상 하락하였다. 본 논문에서는 MLC 낸드 플래시 기반 저장장치의 성능 향상을 위해 제안되었던 기존의 계층 교차적 최적화 기법들을 소개하고, 두 기법의 상호 보완성을 분석하여 해당 기법들의 한계점을 극복하는 새로운 통합 기법을 제안한다. MLC 낸드 플래시 디바이스에 존재하는 성능 비대칭성을 플래시 변환 계층 수준에서 최대한 활용함으로써, 제안하는 기법은 인가되는 다수의 쓰기 명령을 SLC 낸드 플래시 디바이스의 성능으로 처리하여 저장장치의 성능 향상을 도모한다. 실험 결과, 제안하는 기법은 기존 기법 대비 평균 39%의 성능 향상을 달성할 수 있음을 확인하였다.

Abstract ▼ AI-Helper 아이콘AI-Helper

The multi-leveling technique that stores multiple bits in a single memory cell has significantly improved the density of NAND flash memory along with shrinking processes. However, because of the side effects of the multi-leveling technique, the average write performance of MLC NAND flash memory is d...

주제어

#멀티 레벨 셀 낸드 플래시 메모리   #낸드 플래시 기반 저장장치   #플래시 변환 계층   #계층 교차적 최적화  

참고문헌 (5)

  1. C. Kim et al., "A 21 nm High Performance 64 Gb MLC NAND Flash Memory with 400 MB/s Asynchronous Toggle DDR Interface," Proc. IEEE International Solid-Sate Circuits Conference, 2013. 

  2. J. Park et al., "Improving Performance and Lifetime of NAND Storage Systems Using Relaxed Program Sequence," Proc. Design Automation Conference, 2016. 

  3. Y.-M. Chang et al., "Achieving SLC Performance with MLC Flash Memory," Proc. Design Automation Conference, 2015. 

  4. K.-T. Park et al., "A Zeroing Cell-to-Cell Interference Page Architecture with Temporary LSB Storing and Parallel MSB Program Scheme for MLC NAND Flash Memories," IEEE Journal of Solid-State Circuits, Vol. 43, No. 4, pp. 919-928, Apr. 2008. 

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  5. Fio benchmark. [Online]. Available: http://freecode.com/projects/fio (accessed 2017, Feb. 10) 

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