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낸드플래시 메모리의 효율적인 ECC 패리티 저장 방법
Efficient Policy for ECC Parity Storing of NAND Flash Memory 원문보기

한국콘텐츠학회논문지 = The Journal of the Korea Contents Association, v.16 no.10, 2016년, pp.477 - 482  

김석만 (충북대학교 전자정보대학 정보통신공학과) ,  오민석 (충북대학교 전자정보대학 정보통신공학과) ,  조경록 (충북대학교 전자정보대학 정보통신공학과)

초록
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본 논문은 ECC(error correcting code)의 오버헤드를 고려한 패리티의 저장 정책 및 그에 따른 낸드 플래시 메모리 컨트롤러의 구조를 제안한다. 일반적인 낸드 플래시 메모리의 용법은 데이터 영역과 스페어 영역을 분리하는 것이다. ECC 패리티는 낸드 플래시 메모리에 데이터가 입력될 때 생성된다. 일반적으로 ECC의 메시지 길이는 낸드 플래시 메모리의 한 페이지 보다 작기 때문에, 각 메시지의 패리티를 모두 모아 스페어 영역에 저장하게 된다. 읽기 동작 시에는 데이터 영역에 이어 스페어 영역의 ECC 패리티까지 모두 읽은 후에 ECC 처리를 통한 데이터 정정이 가능하다. 이 때 발생하는 오버헤드를 줄이기 위해 데이터/스페어 영역의 구분없이 ECC 처리된 데이터와 패리티를 연속으로 저장하는 분산형 정책을 사용하였다. 제안된 분산형 정책과 기존의 수집형 정책의 오버헤드를 설계적인 측면과 타이밍 측면으로 분석하고, 그에 맞는 낸드 플래시 메모리 컨트롤러의 구조를 제시한다. 페이지의 크기에 따른 액세스 시간을 시뮬레이션을 통해 분석한 결과, 읽기 동작 시, 분산형 정책의 액세스 시간이 수집형 정책에 비해 짧았고 페이지의 크기가 커질수록 감소율이 컸다. 실험에 사용된 16KB의 페이지 크기를 갖는 낸드 플래시 메모리의 경우 분산형 정책의 액세스 시간이 수집형 정책에 비해 13.6% 감소하였다. 이는 4GB 크기의 영상 파일을 읽을 때 약 1분가량의 시간이 단축되는 효과를 얻을 수 있다. 또한 읽기 동작이 많은 SSD(solid state drive)의 특성 상 전반적인 시스템의 성능 향상을 기대할 수 있다.

Abstract ▼ AI-Helper 아이콘AI-Helper

This paper presents a new method of parity storing for ECC(error correcting code) in SSD (solid-state drive) and suitable structure of the controller. In general usage of NAND flash memory, we partition a page into data and spare area. ECC parity is stored in the spare area. The method has overhead ...

주제어

#SSD 컨트롤러   #패리티 정책  

AI 본문요약
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* AI 자동 식별 결과로 적합하지 않은 문장이 있을 수 있으니, 이용에 유의하시기 바랍니다.

문제 정의

  • 읽기 동작 시에는 데이터 영역에 이어 스페어 영역의 ECC 패리티까지 모두 읽은 후에 ECC 처리를 통한 데이터 정정이 가능하다. 본 논문에서 제안하는 ECC 저장 정책은 낸드 플래시 메모리의 데이터 영역과 스페어 영역을 구분하지 않고 ECC 패리티를 메시지 데이터에 연달아 저장하는 분산형 정책이다. 본 논문에서는 이러한 ECC의 패리티를 저장하는 정책에 따른 오버헤드를 설계적인 측면과 타이밍의 측면에서 분석하고 그에 따른 설계 방식을 제시한다.
  • 본 논문에서는 SSD를 위한 시스템 구성에서 ECC 사용에 의한 패리티 저장 정책과 그에 따른 낸드 플래시 메모리 컨트롤러의 구조에 대해 제안하였다. 패리티 저장 정책에 따라 수집형과 분산형으로 나누었고 각 정책의 오버헤드를 설계적인 측면과 타이밍 측면에서 분석하였다.
  • 본 논문에서 제안하는 ECC 저장 정책은 낸드 플래시 메모리의 데이터 영역과 스페어 영역을 구분하지 않고 ECC 패리티를 메시지 데이터에 연달아 저장하는 분산형 정책이다. 본 논문에서는 이러한 ECC의 패리티를 저장하는 정책에 따른 오버헤드를 설계적인 측면과 타이밍의 측면에서 분석하고 그에 따른 설계 방식을 제시한다.

가설 설정

  • 페이지의 크기가 다른 다수의 디바이스를 선정하고 4GB의 영상 파일을 읽는 것을 가정하였다. 각 디바이스들이 갖는 파라미터들을 사용하여 식 (3), (4)에 의한 한 페이지의 액세스 시간을 구하고, 4GB 크기의 영상 파일 전체를 읽는데 걸리는 시간을 시뮬레이션을 통해 비교했다.
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질의응답

핵심어 질문 논문에서 추출한 답변
고성능의 대용량 SSD를 구현하기 위해서 사용되는 기법은 무엇인가? 고성능의 대용량 SSD를 구현하기 위해서는 여러 개의 낸드 플래시 메모리를 병렬로 구성하는 멀티 채널, 한 채널 내에서 버스 사용율을 높이는 멀티 웨이 구성 등의 기법이 사용된다. MLC나 TLC와 같은 방식을 사용하여 낸드 플래시 메모리의 집적도를 높이기도 한다.
모바일 환경에서 HDD에 비해 SSD의 강점은 무엇인가? 그로인해 SSD의 용도가 운영체제용에서 주요 데이터 저장 장치로 확대되고 있다. 또한 SSD는 기계적인 구동부가 없기 때문에 충격에 강해 모바일 환경에서 HDD에 비해 강점을 갖는다. 노트북 PC와 같이 최근에 출시되는 모바일 컴퓨팅 기기들은 SSD가 장착되는 것이 기본으로 여겨지며 기존의 하드디스크 드라이브를 빠르게 대체하고 있다.
SSD의 용도가 운영체제용에서 주요 데이터 저장 장치로 확대될 수 있었던 이유는 무엇인가? 최근 각광을 받고 있는 SSD(solid-state drive)는 HDD(hard-disk drive)에 비해 빠른 액세스 시간과 높은 내구성을 갖는다. MLC(multilevel cell)나 TLC(triple- level cell)를 채택한 낸드 플래시 메모리가 사용되면서 SSD의 용량이 증가하게 되었다. 그로인해 SSD의 용도가 운영체제용에서 주요 데이터 저장 장치로 확대되고 있다.
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참고문헌 (7)

  1. D. Kim, K. Bang, S. H. Ha, S. W. Chung, and E. Y. Chung, "A Transaction Level Simulator for Performance Analysis of Solid-State Disk(SSD) in PC Environment," Journal of The Institute of Electronics Engineers of Korea, Vol.45, No.12, pp.57-64, 2008. 

  2. C. Sun, T. O. Iwasaki, T. Onagi, K. Johguchi, and K. Takeuchi, "Cost, Capacity, and Performance Analyses for Hybrid SCM/NAND Flash SSD," IEEE Trans.action on Circuits and Systems-I: Regular Papers, Vol.61, No.8, 2014(8). 

  3. Y. Kim, B. Tauras, A. Gupta, and B. Urgaonkar, "FlashSim: A Simulator for NAND Flash-based Solid-State Drives," 2009 First International Conference on Advances in System Simulation, Porto, Portugal, pp.125-131, 2009(9). 

  4. L. Zuolo, C. Zambelli, R. Micheloni, S. Galfano, M. Indaco, S. Di Carlo, P. Prinetto, P. Olivo, and D. Bertozzi, "SSDExplorer: a Virtual Platform for Performance/Reliability-oriented Fine- Grained Design Space Exploration of Solid State Drives," IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems(TCAD), Vol.34, No.10, pp.1627-1638, 2015. 

    상세보기 crossref

  5. S. Gregori, A. Cabrini, 0. Khouri, and G. Torelli, "On-chip error correction techniques for new-generation flash memories," Proc. of IEEE, Vol.91, No.4, pp.602-616, 2003(4). 

  6. W. Liu, J. Rho, and W. Sung, "Low-power high-throughput BCH error correction VLSI design for multi-level cell NAND fash memories," IEEE Workshop on Signal Processing Systems (SIPS), pp.248-253, 2006. 

  7. https://en.wikipedia.org/wiki/Reed-Solomon_error_correction 

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