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문제 정의
- 본 논문에서는 8개의 경로를 가지지는 MDC 파이프라인 구조를 채택하여 높은 데이터 처리율을 만족시켰다. 또한, 제안하는 데이터 스케줄링 기법을 통해 지연소자와 연산 사이클이 증가 없이 ROM (Read-only Memories)의 크기 및 복소 상수 곱셈기의 수를 감소시키는 구조를 제안한다.
- 본 논문에서는 초고속 데이터 전송을 위한 OFDM 시스템에 적용 가능한 고속 FFT 프로세서를 제안하였다. 제안하는 FFT 프로세서는 64/128/256/512-포인트 모두 연산이 가능하며, 높은 데이터 처리율을 만족하기 위하여 파이프라인 구조와 병렬 처리 기법을 사용하였다.
- 본 절에서는 높은 데이터 처리율을 가지며, 낮은 하드웨어 복잡도를 가지는 Mixed-radix MDC FFT 프로세서를 제안한다. 제안하는 구조는 다른 구조에 비해 제어가 간단하고 데이터 처리율이 높은 MDC 파이프라인 구조에 8개의 경로를 가지도록 병렬 처리하여 데이터 처리율을 더욱 향상 시켰다.
제안 방법
- 제안한 FFT 프로세서는 Verilog-HDL 기반의 하드웨어로 구현하였고, Synopsys Design Compiler를 통해 Samsung 65nm 공정 라이브러리로 논리합성을 하였다. 다른 구조에 비해 높은 데이터 처리율을 갖는 MDC 구조에 8개의 경로를 가지도록 병렬 처리 기법을 적용하여 고속 동작이 가능한 구조를 설계하였으며 64/128/256/512-포인트 FFT 연산이 모두 가능하다. 내부 워드 길이는 실수부와 허수부를 각각 12비트로 같은 입력에 대한 제안한 FFT 프로세서의 시뮬레이션 결과를 MATLAB 결과와 비교하면서 동작 검증을 하였다.
- 본 논문에서는 8개의 경로를 가지지는 MDC 파이프라인 구조를 채택하여 높은 데이터 처리율을 만족시켰다. 또한, 제안하는 데이터 스케줄링 기법을 통해 지연소자와 연산 사이클이 증가 없이 ROM (Read-only Memories)의 크기 및 복소 상수 곱셈기의 수를 감소시키는 구조를 제안한다. 제안하는 프로세서는 64/128/256/512-포인트 FFT 연산을 지원하기 때문에 IEEE 802.
- 특히, 기존 구조 중 데이터 처리율이 높은 MDC 구조에 radix-8와 radix-4 알고리즘을 적용하여 높은 처리율을 만족 시키면서 연산 사이클을 줄였으며, radix-2 알고리즘을 기반으로 스테이지를 구성해 다수의 포인트 길이를 지원하도록 하였다. 또한, 하드웨어 복잡도의 감소를 위해 새로운 스케줄링 기법을 제안하였다. 이는 복소 곱셈을 위한 ROM의 크기를 줄일 수 있으며, 제안하는 새로운 구조를 적용하여 지연 소자와 연산 사이클의 증가 없이 복소 상수 곱셈기 및 연산 복잡도를 감소시킬 수 있다.
- 설계한 FFT 프로세서는 Verilog-HDL로 코딩하였고, Synopsys Design Compiler를 통해 Samsung 65nm 공정 라이브러리로 합성하였다. 메모리를 제외한 전체 게이트 수가 약 163,000개이며, 동작속도는 330MHz로 2.
- 본 논문에서는 초고속 데이터 전송을 위한 OFDM 시스템에 적용 가능한 고속 FFT 프로세서를 제안하였다. 제안하는 FFT 프로세서는 64/128/256/512-포인트 모두 연산이 가능하며, 높은 데이터 처리율을 만족하기 위하여 파이프라인 구조와 병렬 처리 기법을 사용하였다. 특히, 기존 구조 중 데이터 처리율이 높은 MDC 구조에 radix-8와 radix-4 알고리즘을 적용하여 높은 처리율을 만족 시키면서 연산 사이클을 줄였으며, radix-2 알고리즘을 기반으로 스테이지를 구성해 다수의 포인트 길이를 지원하도록 하였다.
- 제안하는 Mixed-radix MDC FFT 프로세서의 구조는 버터플라이 연산부, 지연 소자, 멀티플렉서, 교환기(Commutator), 복소 곱셈기 및 복소 상수 곱셈기로 구성되며, 대략적인 구조는 그림 1에 나타내었다.
- 제안하는 구조는 고속 수행에 적합하도록 Module-1에서 높은 Radix 알고리즘인 Radix-8과 Radix-4 알고리즘을 적용하여 연산 사이클을 줄였다. 또한, 다양한 포인트 FFT 연산을 위해 Module-2에서는 Radix-2 알고리즘을 기반으로 스테이지를 나누어 포인트에 따라 선택적으로 스테이지를 사용하여 64/128/256/512-포인트 FFT 연산을 지원한다.
- 제안한 FFT 프로세서는 Verilog-HDL 기반의 하드웨어로 구현하였고, Synopsys Design Compiler를 통해 Samsung 65nm 공정 라이브러리로 논리합성을 하였다. 다른 구조에 비해 높은 데이터 처리율을 갖는 MDC 구조에 8개의 경로를 가지도록 병렬 처리 기법을 적용하여 고속 동작이 가능한 구조를 설계하였으며 64/128/256/512-포인트 FFT 연산이 모두 가능하다.
- 제안하는 FFT 프로세서는 64/128/256/512-포인트 모두 연산이 가능하며, 높은 데이터 처리율을 만족하기 위하여 파이프라인 구조와 병렬 처리 기법을 사용하였다. 특히, 기존 구조 중 데이터 처리율이 높은 MDC 구조에 radix-8와 radix-4 알고리즘을 적용하여 높은 처리율을 만족 시키면서 연산 사이클을 줄였으며, radix-2 알고리즘을 기반으로 스테이지를 구성해 다수의 포인트 길이를 지원하도록 하였다. 또한, 하드웨어 복잡도의 감소를 위해 새로운 스케줄링 기법을 제안하였다.
대상 데이터
- 기존의 FFT 구조와의 공정한 비교를 위해 병렬 수가 8개이며, 512-포인트 FFT 연산이 가능한 프로세서로 선정하였다. 표 1은 제안하는 구조와 기존의 FFT 구조 [5～7]과 성능 비교를 나타낸다.
- 또한, 다양한 포인트 FFT 연산을 위해 Module-2에서는 Radix-2 알고리즘을 기반으로 스테이지를 나누어 포인트에 따라 선택적으로 스테이지를 사용하여 64/128/256/512-포인트 FFT 연산을 지원한다. 제안하는 구조는 64/128/256/512-포인트 FFT 연산을 위해 Module-1 (스테이지 1과 2)은 공통으로 사용된다. Module-2 부터는 64-포인트 FFT 연산을 위해 스테이지 6만을 사용되고, 128-포인트 FFT 연산을 위해 스테이지 3과 6, 256-포인트 FFT 연산을 위해 스테이지 3, 4, 그리고 6이 사용되며, 마지막 512-포인트 FFT 연산을 위해 스테이지 3, 4, 5, 그리고 6이 사용된다.
데이터처리
- 다른 구조에 비해 높은 데이터 처리율을 갖는 MDC 구조에 8개의 경로를 가지도록 병렬 처리 기법을 적용하여 고속 동작이 가능한 구조를 설계하였으며 64/128/256/512-포인트 FFT 연산이 모두 가능하다. 내부 워드 길이는 실수부와 허수부를 각각 12비트로 같은 입력에 대한 제안한 FFT 프로세서의 시뮬레이션 결과를 MATLAB 결과와 비교하면서 동작 검증을 하였다. SQNR(Signal to Quantization Noise Ratio) 은 64/128-포인트 연산의 경우 36dB, 256/512-포인트 연산의 경우 35dB 성능을 보였다.
이론/모형
- 하드웨어 복잡도를 더욱 감소시키기 위해서 모든 복소 상수 곱셈기는 CSD (Canonical Signed Digit) 와 CSS (Common Sub-expression Sharing) 기법을 사용하여 구현하였다. CSD 기법은 곱셈 연산을 시프터와 덧셈 연산을 이용하여 구현하는 방법으로 공통의 패턴을 정의하여 서로 공유한다.
성능/효과
- 따라서 8개의 복소 곱셈기에서 twiddle factor W512 연산을 위해 ROM 하나당 128개의 계수를 저장하여 총 1024개의 계수를 저장해야 되지만 제안하는 구조처럼 4개의 복소 곱셈기를 twiddle factor W256 연산을 하게 대체한다면 4개의 ROM에는 64개의 계수씩 256 (64×4)개의 계수, 다른 4개의 ROM에는 128개의 계수씩 512 (128×4) 개의 계수를 저장해야 함으로 총 768개의 계수를 저장해야한다. 결론적으로 ROM에 저장해야 하는 twiddle factor 계수를 25% 감소시켜 제안하는 구조의 하드웨어 복잡도를 감소시킬 수 있다.
- 따라서 8개의 복소 곱셈기에서 twiddle factor W512 연산을 위해 ROM 하나당 128개의 계수를 저장하여 총 1024개의 계수를 저장해야 되지만 제안하는 구조처럼 4개의 복소 곱셈기를 twiddle factor W256 연산을 하게 대체한다면 4개의 ROM에는 64개의 계수씩 256 (64×4)개의 계수, 다른 4개의 ROM에는 128개의 계수씩 512 (128×4) 개의 계수를 저장해야 함으로 총 768개의 계수를 저장해야한다.
- 따라서 제안하는 구조는 데이터 스케줄링을 통해 지연소자와 연산 사이클의 증가 없이 기존 구조[9]보다 55%의 복소 상수 곱셈기 수를 감소시켜 하드웨어 복잡도를 줄일 수 있다. 또한, 복소 상수 곱셈기의 사용률을 50%에서 94.
- 보다 55%의 복소 상수 곱셈기 수를 감소시켜 하드웨어 복잡도를 줄일 수 있다. 또한, 복소 상수 곱셈기의 사용률을 50%에서 94.4%로 증가 시킬 수 있었다.
- 또한, 기존 구조의 경우 스테이지 4에서 twiddle factor W8 연산을 위해 8개의 경로 모두에 복소 상수 곱셈기가 요구된다. 반면 제안하는 구조는 지속적으로 데이터를 스케줄링 하여 twiddle factor W8을 위한 복소 상수 곱셈기를 3개로 줄일 수 있다. 마지막으로 기존 구조는 스테이지 5에서 8개의 복소 상수 곱셈기가 twiddle factor W16 연산을 위해 필요로 하지만 제안하는 구조는 교환기와 복소 상수 곱셈기의 위치를 바꿈으로서 4개의 복소 상수 곱셈기만을 가지게 된다.
- 또한, 하드웨어 복잡도의 감소를 위해 새로운 스케줄링 기법을 제안하였다. 이는 복소 곱셈을 위한 ROM의 크기를 줄일 수 있으며, 제안하는 새로운 구조를 적용하여 지연 소자와 연산 사이클의 증가 없이 복소 상수 곱셈기 및 연산 복잡도를 감소시킬 수 있다.
- 따라서 twiddle factor W512 연산을 위해 각 경로마다 복소 곱셈기가 필요로 하여 twiddle factor W512의 계수를 저장하는 8개의 ROM을 요구된다. 이에 반해 제안하는 구조는 스테이지 2에서 교환기를 통해 데이터 스케줄링을 하여 상위 4개 경로의 ROM 크기를 줄일 수 있다. 스테이지 2에서의 교환기 패턴은 그림 2(a)와 같으며, 동작모드 신호는 식 (1)을 따라 변한다.
- 이는 복소 곱셈기 당 하나의 ROM이 필요하다는 것을 의미하며, 이로 인해 복소 곱셈기는 FFT 프로세서의 하드웨어 복잡도를 증가시키는 가장 큰 요인이 된다. 이에 제안하는 구조는 스테이지 2와 3에서 각각 데이터 스케줄링을 통해 데이터를 재구성하여 상위 4개의 경로 에 복소 곱셈을 위한 ROM의 크기를 감소시킬 수 있었으며, 추가적으로 복소 상수 곱셈기의 수를 줄여 하드웨어 복잡도를 감소시킬 수 있었다. 그림 2는 FFT 수에 따른 스테이지 2에서 필요한 twiddle factor의 순서를 나타내며, stage 2에서 짝수 순서는 위로 올려서 W256 복소 곱셈기로 사용하고, 홀수 순서는 아래로 내려서 W512 복소 곱셈기로 연산을 한다.
- 표 1은 제안하는 구조와 기존의 FFT 구조 [5～7]과 성능 비교를 나타낸다. 제안하는 구조는 330MHz의 주파수에서 2.64 GSample/s의 처리율을 가진다. 이 처리율은 기존 논문 [5～6]과 비교하였을 때 가장 높다.
- 본 절에서는 높은 데이터 처리율을 가지며, 낮은 하드웨어 복잡도를 가지는 Mixed-radix MDC FFT 프로세서를 제안한다. 제안하는 구조는 다른 구조에 비해 제어가 간단하고 데이터 처리율이 높은 MDC 파이프라인 구조에 8개의 경로를 가지도록 병렬 처리하여 데이터 처리율을 더욱 향상 시켰다.
- 또한, 제안하는 데이터 스케줄링 기법을 통해 지연소자와 연산 사이클이 증가 없이 ROM (Read-only Memories)의 크기 및 복소 상수 곱셈기의 수를 감소시키는 구조를 제안한다. 제안하는 프로세서는 64/128/256/512-포인트 FFT 연산을 지원하기 때문에 IEEE 802.11ac/ad 표준을 사용하는 시스템에 적합하다.
후속연구
- 64 Gs/s의 데이터 처리율을 보인다. 제안하는 고속 FFT프로세서는 802.11ac/ad와 같은 다수의 포인트 길이를 지원하는 OFDM 변복조 방식의 통신 시스템 개발에 활용될 수 있다.
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