[논문]3차원 SONOS 낸드 플래쉬 메모리 셀 적용을 위한 String 형태의 폴리실리콘 박막형 트랜지스터의 특성 연구

최채형; 최득성; 정승현

doi:10.6117/kmeps.2017.24.3.007

초록
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본 논문은 3차원 낸드 플래쉬 기억 소자에 적용을 위해 소노스(SONOS) 형태로 기억 저장 절연막을 채용하고 채널로 폴리실리콘을 사용한 박막형 트랜지스터에 대해 연구하였다. 셀의 source/drain에는 불순물을 주입 하지 않았고, 셀 양 끝단에는 선택 트랜지스터를 배치하였다. 셀의 채널과 선택 트랜지스터의 source/drain 불순물 농도 변화에 대한 평가를 진행하여 공정 최적화를 하였다. 선택 트랜지스터의 농도 증가 시 채널 전류의 상승 및 삭제특성이 개선됨을 확인 하였는데 이는 GIDL에 의한 홀 생성이 증가하였기 때문이다. 최적화된 공정 변수에 대해 삭제와 쓰기 후 문턱전압의 프로그램 윈도우는 대략 2.5V를 얻었다. 터널 산화막 공정 온도에 대한 평가 결과 온도 증가 시 swing 및 신뢰성 항목인 bake 결과가 개선됨을 확인하였다.

Abstract ▼ AI-Helper

In this paper, we have studied the characteristics of NAND Flash memory in SONOS Poly-Si Thin Film Transistor (Poly-Si TFT) device. Source/drain junctions(S/D) of cells were not implanted and selective transistors were located in the end of cells. We found the optimum conditions of process by means ...

In this paper, we have studied the characteristics of NAND Flash memory in SONOS Poly-Si Thin Film Transistor (Poly-Si TFT) device. Source/drain junctions(S/D) of cells were not implanted and selective transistors were located in the end of cells. We found the optimum conditions of process by means of the estimation for the doping concentration of channel and source/drain of selective transistor. As the doping concentration was increased, the channel current was increased and the characteristic of erase was improved. It was believed that the improvement of erase characteristic was probably due to the higher channel potential induced by GIDL current at the abrupt junction. In the condition of process optimum, program windows of threshold voltages were about 2.5V after writing and erasing. In addition, it was obtained that the swing value of poly Si TFT and the reliability by bake were enhanced by increasing process temperature of tunnel oxide.

주제어

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문제 정의

본 논문에서는 SONOS 형태의 poly-Si TFT(Thin-Film Transistor) 소자에서 낸드 플래쉬 기억소자 특성에 대해 연구하였다. 채널로 폴리 실리콘을 사용할 경우 다결정 폴리실리콘의 그레인 크기 및 경계면의 특성에 따라 영향을 받는데, 전기적 특성으로는 이동도가 감소되며, 트랜지스터의 특성이 나빠진다.
채널에 N 형 이온 주입 후 폴리실리콘에 도핑이 균일하게 되도록 열처리 600℃, 4시간을 실시하였다. 채널의 도핑 농도에 따른 소자 특성 변화를 알아보기 위해 채널 도핑 농도를 변화 시키는 실험을 하였다. 또한 두께 변화도 실험 하였다.

제안 방법

채널로 폴리 실리콘을 사용할 경우 다결정 폴리실리콘의 그레인 크기 및 경계면의 특성에 따라 영향을 받는데, 전기적 특성으로는 이동도가 감소되며, 트랜지스터의 특성이 나빠진다.^14-15) 각 공정 변수, 즉 채널 폴리실리콘의 두께, 도핑 농도, 선택 트랜지스터의 source/ drain 농도, 게이트 산화막 조건 변화에 따른 폴리실리콘 TFT 특성 변화에 대해 연구하였고, 제작된 샘플에 대해 프로그램/삭제 쓰기 cycling 검사 및 베이커 등 신뢰성 검사를 실시하여 평가 하였다.
3차원 SONOS 구조의 낸드 플래쉬 메모리 개발을 염두에 두고 폴리실리콘 박막형 트랜지스터를 string 구조로 제작하고 끝단에 선택 트랜지스터를 배치하여 셀 트랜지스터와 병행하여 전체 트랜지스터를 평가하였다.
3차원 낸드 플래쉬 기억 소자 개발을 위해 전하 저장 장소로 SONOS를 채택하고 구조적으로 선택 트랜지스터를 양 끝에 배치한 string 형태로 구성한 폴리실리콘 박막형 트랜지스터를 공정 변수에 따라 특성 분석을 하였다. 셀의 채널 불순물 농도와 두께에 따른 string 면 저항 특성 및 채널 전류에 대한 평가 결과 적절한 채널 전류를 얻기 위한 공정 설계를 하였다.
채널의 도핑 농도에 따른 소자 특성 변화를 알아보기 위해 채널 도핑 농도를 변화 시키는 실험을 하였다. 또한 두께 변화도 실험 하였다. 도핑 후 트랜지스터의 채널 영역을 string 형태가 되도록 포토리소 그래피 작업을 하여 패턴을 형성하였다.
벌크 실리콘 위에 폴리실리콘 채널과의 절연을 위해 열적 산화막을 절연막 역할로 증착 후 도핑이 되지 않은 채널 폴리실리콘을 증착하였다. 채널에 N 형 이온 주입 후 폴리실리콘에 도핑이 균일하게 되도록 열처리 600℃, 4시간을 실시하였다.
3차원 낸드 플래쉬 기억 소자 개발을 위해 전하 저장 장소로 SONOS를 채택하고 구조적으로 선택 트랜지스터를 양 끝에 배치한 string 형태로 구성한 폴리실리콘 박막형 트랜지스터를 공정 변수에 따라 특성 분석을 하였다. 셀의 채널 불순물 농도와 두께에 따른 string 면 저항 특성 및 채널 전류에 대한 평가 결과 적절한 채널 전류를 얻기 위한 공정 설계를 하였다. 또한 선택 트랜지스터의 source/ drain 불순물 농도를 매개 변수로 면 저항 및 전류 특성, 그리고 낸드 플래쉬의 삭제 특성을 평가하였는데 농도 증가 시 삭제 특성이 개선됨을 확인 하였다.

대상 데이터

본 연구에서 사용한 소자는 3차원 낸드 플래쉬 메모리 적용을 염두에 두고 채널을 폴리 실리콘을 적용한 박막형 트랜지스터(Poly-Si TFT)를 다음과 같은 방법으로 형성하였다.
이를 평가하기 위해 채널 폭이 넓은(2 µm) 구조를 비교 대상으로 평가 하였는데, 채널 폭이 넓은 구조가 string에 비해 더 좋은 전하 보전 특성을 보인다.

이론/모형

게이트 폴리실리콘은 p+(>1×1020/cm3)형으로 플라즈마 화학기상증착법으로 증착하였다.
이러한 문제 해결을 위해 제시된 방법이 3차원 구조를 갖는 낸드 플래쉬 제조 기술이다.^8-11) 연구되어진 3차원 낸드 플래쉬 구조는 수직 채널 구조와 수직 게이트 구조로 나누어지는데 설계 룰의 확장성 증대, 셀의 전류 특성 향상 및 sub-threshold swing의 개선을 가져온다.
삭제 시간이 증가 할수록 폴리실리콘과 산화막/질화막 경계면에 포획되어 있는 전하량의 변동이 생기면서 문턱 전압의 변화가 발생한다. 폴리실리콘을 채널로 사용하는 SONOS string의 경우 삭제 메카니즘은 FN(Fowler-Nordheim) 터널링이 아닌 GIDL(Gate Induced Drain Leakage) 방법을 이용하였다. GIDL의 경우 선택 트랜지스터의 게이트와 접합 부분의 전압 차이가 큰 경우 에너지 밴딩 현상이 발생하고 이로 인해 발생하는 누설전류를 말한다.

성능/효과

전반적으로 산화막 공정 온도 상승 시 표면과의 반응성이 증가하고 트랩이 감소하여 소자특성 변동폭이 감소하고, swing이 개선된 결과를 보인다. 그리고 24시간 bake한 전하 보유(retention) 특성 또한 온도 증가한 산화막 B에서 개선 됨을 확인 할 수 있었다. 이는 온도 증가한 경우 표면의 반응성이 증가 하고 dangling bond 수가 감소해서 전하가 트랩 될 수 있는 장소의 절대적 숫자가 감소 한 것으로 판단된다.
셀의 채널 불순물 농도와 두께에 따른 string 면 저항 특성 및 채널 전류에 대한 평가 결과 적절한 채널 전류를 얻기 위한 공정 설계를 하였다. 또한 선택 트랜지스터의 source/ drain 불순물 농도를 매개 변수로 면 저항 및 전류 특성, 그리고 낸드 플래쉬의 삭제 특성을 평가하였는데 농도 증가 시 삭제 특성이 개선됨을 확인 하였다. 최적화된 공정 변수에 대해 삭제와 쓰기 후 문턱전압의 프로그램 윈도우가 대략 2.
5V인 특성을 얻었다. 신뢰성 측정 항목인 cycling 측정결과 10K 기준 프로그램은 0.2V, 삭제는 0.5V의 문턱 전압 변동폭을 갖는 것을 확인하였다. 터널 산화막의 공정 온도에 대한 평가 결과 온도 증가 시 swing 및 신뢰성 항목인 bake 결과가 개선된 결과를 얻었다.
5V의 문턱 전압 변동폭을 갖는 것을 확인하였다. 터널 산화막의 공정 온도에 대한 평가 결과 온도 증가 시 swing 및 신뢰성 항목인 bake 결과가 개선된 결과를 얻었다.
5(b)에 도식화 하였다. 평가 결과로부터 프로그래밍은 10K 기준 대략 0.2V 문턱 전압 변화를 삭제 시는 10K 기준 대략 0.5V의 문턱 전압 변화를 보인다. 쓰기와 읽기는 전자와 홀이 질화막을 통과하면서 이루어지는데 지속적인 쓰기/읽기는 질화막과 채널 폴리실리콘 경계면에 트랩 장소의 생성을 제공하고 이로 인해 문턱 전압의 변화를 가져오게 되는 것이다.

후속연구

폴리 실리콘은 그레인 및 그레인 경계면을 필수적으로 포함하고 있으며, 이를 string 형태의 채널로 사용하는 경우 전하를 축적하게 되는 채널의 상단 표면은 Si 단결정을 사용하는 경우에 비해 매우 거친 상태가 된다. 따라서 우수한 낸드 플래쉬 기억 소자 특성을 얻기 위해서는 후속 터널 산화막 공정 시 채널 폴리실리콘 표면 특성을 고려한 적절한 공정 최적화가 요구되어진다.

질의응답

핵심어	질문	논문에서 추출한 답변
	3차원 구조의 소자는 어떤 구조적 특징을 가지고 있는가?	추가적으로 셀과 셀사이의 정전 효과 감소로 데이터 보유 특성도 크게 개선된다. 3차원 구조의 소자는 채널을 폴리실리콘(polySi)으로 사용하며, SONOS(Polysilicon-Oxide-Nitride-OxideSilicon) 구조를 갖는데 이는 플로팅 게이트가 없고 터널링과 블로킹 막 사이에 나이트라이드(nitride) 트랩층을 형성하는 구조이다.12-13) 이로 인해 플로팅 게이트에 비해 구조적 장점이 생겨 스케일링에 유리하다.
	선택 트랜지스터의 source/ drain 농도가 증가함에 따라 나타날 수 있는 현상은?	3차원 SONOS 구조의 경우 제작 공정에서 셀의 source/ drain은 불순물 투입은 어렵지만 선택 트랜지스터의 source/drain은 주입 가능하다. 선택 트랜지스터의 source/ drain 농도가 증가하면 String의 전체 저항이 감소하여 면저항이 감소하고 그에 따라 채널 전류도 증가한다. 양 끝의 저항 성분 즉 부분적 감소에 의해 전체 면 저항 값은 큰 변화를 보이지 않고 채널 전류 또한 적은 변화만을 보인다.
	기존의 방법으로 10 nm 기술 노드 이하로 스케일다운을 하는 것이 어려운 이유는 무엇인가?	그러나 10 nm 기술 노드 이하로 스케일다운 시 상기의 방법들로는 기술적 한계를 극복하는 것이 매우 어렵다. 그 이유는 스케일다운 시 게이트와 게이트 사이의 거리가 점차 가까워짐에 따라 내부 게이트 커패시턴스에 의해 이웃한 셀들이 서로 커플링 되기 때문이다. 두 번째 쟁점으로는 플로팅 게이트 방식에서는 게이트 높이가 매우 높아 게이트 사이의 주어진 공간에 갭 필링(gap-filling)이 매우 어렵다는 사실이다.

참고문헌 (15)

J. D. Lee, S. H. Hur, and J. D. Choi, "Effects of floating-gate interference on NAND Flash memory cell operation", IEEE Electron Device Lett., 23(5), 264 (2002).

상세보기
M. Park, K. Kim, J. H. Park, and J. H. Choi, "Direct field effect of neighboring cell transistor on cell-to-cell interference of NAND Flash cell arrays", IEEE Electron Device Lett., 30(2), 174 (2009).

상세보기
C. M. Compagnoni, R. Gusmeroli, A. S. Spinelli, A. L. Lacaita, M. Bonanomi, and A. Visconti, "Statistical model for random telegraph noise in Flash memories", IEEE Trans. Electron Devices, 55(1), 388 (2008).

상세보기
A. Ghetti, C. Monzio Compagnoni, A. S. Spinelli, and A. Visconti, "Comprehensive analysis of random telegraph noise instability and its scaling in deca-nanometer Flash memories", IEEE Trans. Electron Devices, 56(8), 1746 (2009).

상세보기
D. S. Choi, and S. K. Park, "Mechanism of Threshold voltage widening in sub-30 nm MLC NAND Flash cells after erase/ write cycling", Journal of the Korean Physical Society, 59(4), 2821 (2011).

상세보기
D. S. Choi, S. U. Choi, and S. K. Park, "Study of data retention characteristics with surrounding cell's state in a MLC NAND Flash Memory", Journal of the Institute of Electronics Engineers of Korea, 50(4), 999 (2013).
K. N. Kim, "Technology for sub-50 nm DRAM and NAND Flash Manufacturing", Proc. IEEE International Electron Devices Meeting (IEDM), Washington, USA, 323, IEEE (2005).
J. D. Choi, and K. S. Seol, "3D approaches for non-volatile memory", Symposium on VLSI Technology (VLSIT), Honolulu, HI, USA, 178, IEEE (2011).
Y. H. Hsiao, H. T. Lue, T. H. Hsu, K. Y. Hsieh, and C. Y. Lu, "A critical examination of 3D stackable NAND Flash memory architectures by simulation study of the scaling capability", IEEE International Memory Workshop (IMW), 1, Seoul, South Korea, IEEE (2010).
H. T. Lue, T. H. Hsu, Y. H. Hsiao, S. P. Hong, M. T. Wu, F. H. Hsu, N. Z. Lien, S. Y. Wang, J. Y. Hsieh, L. W. Yang, T. Yang, K. C. Chen, K. Y. Hsieh, and C. Y. Lu, "A highly scalable 8-layer 3D vertical-gate (VG) TFT NAND Flash using junction-free buried channel BE-SONOS device", Symposium on VLSI Technology (VLSIT), 216, Honolulu, HI, USA, IEEE (2011).
J. H. Jang, H. S. Kim, W. S. Cho, H. S. Cho, J. H. Kim, S. I. Shim, Y. G. Jang, J. H. Jeong, B. K. Son, D. W. Kim, K. H. Kim, J. J. Shim, J. S. Lim, K. H. Kim, S. Y. Yi, J. Y. Lim, D. W. Chung, H. C. Moon, S. M. Hwang, J. W. Lee, Y. H. Son, U. I. Chung, and W. S. Lee, "Vertical cell array using TCAT(Terabit Cell Array Transistor) technology for ultra high density NAND flash memory", VLSI Symp. Technical Digest, 192, Honolulu, HI, USA, IEEE (2009).
C. Y. Kang, "Barrier engineering in metal-aluminum oxidenitride- oxide-silicon (MANOS) flash memory", Current Applied Physics, 10(1), 27 (2010).

상세보기
A. Maconi, A. Arreghini, C. Monzio Compagnoni, G. Van den bosch, A. S. Spinelli, J. Van Houdt, and A. L. Lacaita, "Comprehensive investigation of the impact of lateral charge migration on retention performance of planar and 3D SONOS devices", Solid-State Electronics, 74, 64 (2012).

상세보기
G. Fortunato, "Polycrystalline silicon thin-film transistors: A continuous evolving technology", Thin Solid Films, 296, 82 (1997).

상세보기
N. Gupta, and B. P. Tyagi, "An Analytical Model of the Influence of Grain Size on the Mobility and Transfer Characteristics of Polysilicon Thin-Film Transistors(TFTs)", Physica Scripta, 71, 225 (2005).

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