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NTIS 바로가기마이크로전자 및 패키징 학회지 = Journal of the Microelectronics and Packaging Society, v.24 no.3, 2017년, pp.7 - 11
최채형 (영남이공대학교 전자정보계열) , 최득성 (영남이공대학교 전자정보계열) , 정승현 (영남이공대학교 전자정보계열)
In this paper, we have studied the characteristics of NAND Flash memory in SONOS Poly-Si Thin Film Transistor (Poly-Si TFT) device. Source/drain junctions(S/D) of cells were not implanted and selective transistors were located in the end of cells. We found the optimum conditions of process by means ...
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핵심어 | 질문 | 논문에서 추출한 답변 |
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3차원 구조의 소자는 어떤 구조적 특징을 가지고 있는가? | 추가적으로 셀과 셀사이의 정전 효과 감소로 데이터 보유 특성도 크게 개선된다. 3차원 구조의 소자는 채널을 폴리실리콘(polySi)으로 사용하며, SONOS(Polysilicon-Oxide-Nitride-OxideSilicon) 구조를 갖는데 이는 플로팅 게이트가 없고 터널링과 블로킹 막 사이에 나이트라이드(nitride) 트랩층을 형성하는 구조이다.12-13) 이로 인해 플로팅 게이트에 비해 구조적 장점이 생겨 스케일링에 유리하다. | |
선택 트랜지스터의 source/ drain 농도가 증가함에 따라 나타날 수 있는 현상은? | 3차원 SONOS 구조의 경우 제작 공정에서 셀의 source/ drain은 불순물 투입은 어렵지만 선택 트랜지스터의 source/drain은 주입 가능하다. 선택 트랜지스터의 source/ drain 농도가 증가하면 String의 전체 저항이 감소하여 면저항이 감소하고 그에 따라 채널 전류도 증가한다. 양 끝의 저항 성분 즉 부분적 감소에 의해 전체 면 저항 값은 큰 변화를 보이지 않고 채널 전류 또한 적은 변화만을 보인다. | |
기존의 방법으로 10 nm 기술 노드 이하로 스케일다운을 하는 것이 어려운 이유는 무엇인가? | 그러나 10 nm 기술 노드 이하로 스케일다운 시 상기의 방법들로는 기술적 한계를 극복하는 것이 매우 어렵다. 그 이유는 스케일다운 시 게이트와 게이트 사이의 거리가 점차 가까워짐에 따라 내부 게이트 커패시턴스에 의해 이웃한 셀들이 서로 커플링 되기 때문이다. 두 번째 쟁점으로는 플로팅 게이트 방식에서는 게이트 높이가 매우 높아 게이트 사이의 주어진 공간에 갭 필링(gap-filling)이 매우 어렵다는 사실이다. |
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오픈액세스 학술지에 출판된 논문
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