[논문]Xilinx FPGA용 PCI express 구현 및 성능 분석

이진

doi:10.6109/jkiice.2018.22.12.1667

초록
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하드웨어 가속기를 사용하여 다양한 실시간 계산을 하는 여러 공학/과학 분야에서 많은 경우에 FPGA와 호스트 컴퓨터를 PCI express(PCIe)로 연결하는 시스템 구성이 요구된다. 하지만, 초당 수 기가바이트의 데이터를 주고 받는 고속 인터페이스인 PCIe의 구현은 하드웨어 가속기 개발의 가장 큰 어려움 중에 하나이다. 상용 제품과 논문을 통해서 여러 PCIe IP 솔루션을 찾을 수 있지만, 고가의 비용을 지불해서 구매하거나, 별도의 시간과 노력을 투자해서 PCIe를 구현해야 한다. 따라서, Xilinx사의 FPGA를 기반의 하드웨어 가속기를 구현할 때는 Xilinx사에서 무료로 제공 하는 XDMA PCIe IP를 사용하는 것이 개발 기간 및 비용 단축을 위한 최선의 선택이 될 수 있다. 이러한 이유로 본 논문에서는 Xilinx사의 PCIe IP의 성능 평가를 위해 Zynq-7000 FPGA개발보드와 Windows 10 호스트 컴퓨터로 평가 시스템을 구성하고, PCIe IP의 구성 파라미터에 의한 전송 속도 성능 변화에 대해 평가 분석한다.

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Recently, speeding up real time calculation using the specialized hardware accelerator is often used in the various engineering and science area, and the accelerators are required to include PCI express interconnection between FPGA and a host computer. The implementation of the high speed PCIe for t...

Recently, speeding up real time calculation using the specialized hardware accelerator is often used in the various engineering and science area, and the accelerators are required to include PCI express interconnection between FPGA and a host computer. The implementation of the high speed PCIe for the multi-giga bytes per second transmission is one of the most difficult issue in the development of the accelerators. There are several commercialized IP solutions and research results in the literature, but these solutions are required extra cost and design period to analyze the detailed implementation method. For the hardware accelerator on Xilinx FPGA, utilizing Xilinx's XDMA PCIe IP, which is provided without extra charge, can be the best solution in terms of the development period and cost. Consequently, this paper presents the evaluation system on Zynq-7000 FPGA and Windows 10 host computer, and analyze the performance of the PCIe IP with various configuration parameters.

주제어

표/그림 (14)

그림 Fig. 1 The layers of PCI Express architecture.
그림 Fig. 2 Transaction layer packet (TLP).
그림 Fig. 3 Topology of PCI Express system[12].
표 Table. 1 FPGA PCIe framework comparison.
표 Table. 2 PCIe solution portfolio in Xilinx FPGA.
그림 Fig. 4 Basic options for Xilinx XDMA IP.
그림 Fig. 5 Xilinx ZC706 EVM board [11].
그림 Fig. 6 Block diagram of XDMA evaluation system
그림 Fig. 7 PCIe throughput vs. internal memory size.
그림 Fig. 8 Write throughputs with different AXI options
그림 Fig. 10 Write throughputs with different memory widths
그림 Fig. 9 Read throughputs with different AXI options
그림 Fig. 11 Read throughputs with different memory widths
표 Table. 3 Performance with different memory widths

AI 본문요약
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문제 정의

Gen2 x4 사양인 경우, 최대 전송속도는 쓰기일 때 1,050MByte/s, 읽기 일 때 970MByte/s로 측정되었다. 또한 본 논문에서는 내부 메모리의 크기, 시스템 AXI 버스 파라미터, PCIe와 내부 메모리 데이터 버스폭의 차이와 같이 시스템 구성할 때 변경 가능한 파라미터들이 PCIe 성능에 미치는 영향을 분석하였다.
기존의 다양한 FPGA용 PCIe 솔루션이 존재하지만, 개발자들이 실제로 적용하는 데는 많은 어려움이 있다. 본 논문에서는 Xilinx사에서 무상으로 Windows와 Linux 드라이버와 함께 제공하는 PCIe IP인 XDMA IP를 실제 구현하고 성능을 분석하였다. Gen2 x4 사양인 경우, 최대 전송속도는 쓰기일 때 1,050MByte/s, 읽기 일 때 970MByte/s로 측정되었다.

제안 방법

PCIe는 Gen2로 4개의 레인을 사용하도록 구성되었으며, 엔드포인트 내부의 메모리 크기와 메모리 인터페이스 사양에 따른 성능 변화를 분석한다.
최신 디바이스인 Ultrascale+에서는 Gen4까지 지원 가능하다. Zynq는 ARM CPU가 내장되어 있는 디바이스이고, 본 논문에서는 Zynq-7000 FPGA를 사용해서 PCIe를 구현하고 성능 분석을 진행하였다.
기본적으로 AXI 버스와 메모리 데이터 버스는 정수배의 관계가 있어야 하므로, 128비트-125MHz AXI 인터페이스일 때 128비트/64비트/32비트 메모리 데이터 버스를 사용하는 경우의 성능을 분석하였다. 동작 클록이 동일한 경우 데이터 버스 폭에 비례하게 성능변화가 있다고 예상할 수 있지만, 그림 10과 11에서 알 수 있듯이 버스폭의 비율 차이보다는 성능 저하가 적게 일어난다.
10년 이상의 버전 업이 있었고, 그동안 호스트 PC의 OS 및 CPU 등의 하드웨어 장치도 큰 성능 향상이 있었으므로 최신의 Xilinx IP의 정확한 성능 평가가 필요하다. 본 논문에서는 Xilinx사에서 제공하는 DMA가 탑재된 PCIe IP 최신 버전 [10]을 Windows 10 64비트 OS가 탑재된 컴퓨터에 실장하여 동작을 검증하고 성분을 분석 한다.
본 논문에서는 Zynq-7000 FPGA가 탑재된 ZC706 보드를 Windows10 64비트 OS 컴퓨터에 장착해서 성능 분석을 진행하였다. 그림 5에서 알 수 있듯이 ZC706 보드는 4개의 레인까지 지원할 수 있다.

대상 데이터

상용 제품으로 판매되는 PCIe 솔루션으로는 Hitechglobal, PLDA, CAST, Northwest와 Xillybus가 있다. IBM사에서는 CAPI라는 PCIe로 호스트 컴퓨터와 연결되는 FPGA 기반 하드웨어 가속기 기술을 제공한다.

데이터처리

4.1절과 같이 구현된 하드웨어와 Xilinx에서 제공하는 Windows 10 드라이버를 활용하여 성능 분석을 하였다.
그림 7은 BlockRAM 크기에 따른 최고 전송속도의 변화를 보여준다. 전송 속도는 1GBytes의 데이터를 전송하는 시간을 10회 측정하여 평균하여 계산되었다.

성능/효과

3.2절에서 설명했듯이, XDMA의 기본 설정에서 AXI 인터페이스의 버스폭과 동작 속도를 변경할 수가 있다. 두 가지 조건으로 변경 가능한데, 첫 번째는 128비트 버스폭과 125MHz를 사용하는 것이고, 다른 하나는 64비트 버스폭과 250MHz를 사용하는 것이다.

질의응답

핵심어	질문	논문에서 추출한 답변
	PCIe이란 무엇인가?	PCIe는 x1에서 x32까지 확장 가능한 다수의 레인(lane)으로 구성된 물리 계층을 기반으로 고속 데이터 전송을 제공하는 점대점(point-to-point) 기기간 연결 프로토콜이며, 그림 1과 같이 트랜잭션 계층 (TL : Transaction Layer)와 데이터 링크 계층 (DL : Data Link), 물리 계층 (PL : Physical Layer)의 3개의 계층 (Layer)으로 구성되어 있다 [12].
	PCIe를 사용한 데이터 전송은 무엇을 사용하는가?	PCIe를 사용한 데이터 전송은 메모리 기반으로 이루어지기 때문에 CPU가 일반 메모리를 접근할 때 사용하는 DMA (Direct Memory Access)를 사용해서 구현한다. DMA를 포함하는 PCIe 링크를 FPGA에 사용할 수 있는 솔루션이 여러 개 존재한다.
	PCI express 관련 제품은 무엇이 있는가?	DMA를 포함하는 PCIe 링크를 FPGA에 사용할 수 있는 솔루션이 여러 개 존재한다. 상용 제품으로 Hitechglobal, PLDA, CAST, Northwest, Xillybus, MPRACE와 같은 제품이 존재하고, 비상용으로 PCIe의 물리 계층은 FPGA의 고속 인터페이스 IP를 사용하면서 상위 계층과 DMA를 연동해서 구현한 EPEE, ffLink, DyRACT와 같은 연구 결과물도 존재한다[2-4]. 하지만, 사용 제품은 추가 비용이 필요하고 논문으로 발표된 연구 결과물을 기반으로 실제 PCIe IP를 개발하는 것은 많은 시간과 투자가 필요하다.

참고문헌 (13)

L. Rota, M. Vogelgesang, L. E. Ardila Perez, M. Caselle, S. Chilingaryan, T. Dritschler, N. Zilio, A. Kopmann, M. Balzer, and M. Weber, "A High-throughput Readout Architecture based on PCI-Express Gen3 and DirectGMA Technology," Journal of Instrumentation, vol. 11, pp. 1-9, Feb. 2016.
H. Kavianipour, S. Muschter, and C. Bohm, "High Performance FPGA-Based DMA Interface for PCIe," IEEE Transactions on Nuclear Science, vol. 61, no. 2, pp. 745-749, Apr. 2014.

상세보기
M. Vesper, D. Koch, K. Vipin, and S. A. Fahmy, "JetStream: An Open-Source High-Performance PCI Express 3 Streaming Library for FPGA-to-Host and FPGA-to-FPGA Communication," in Proceedings of the 26th International Conference on Field Programmable Logic and Applications, Lausanne, Switzerland, pp. 1-9, Aug. 2016.
J. Gong, T. Wang, J. Chen, H. Wu, F. Ye, S. Lu, and J. Cong, "An Efficient and Flexible Host-FPGA PCIe Communication Library," in Proceedings of the 24th International Conference on Field Programmable Logic and Applications, Munich, Germany, pp. 1-6, Sep. 2014.
L. Rota, M. Caselle, S. Chilingaryan, A. Kopmann, and M. Weber, "A PCIe DMA Architecture for Multi-Gigabyte Per Second Data Transmission," IEEE Transactions on Nuclear Science, vol. 62, no. 3, pp. 972-976, Jun. 2015.

상세보기
N. Zilberman, Y. Audzevich, G. A. Covington, and A. W. Moore, "NetFPGA SUME: Toward 100Gbps as Research Commodity," IEEE Micro, vol. 34, issue. 5, pp. 32-41, Jul. 2014.

상세보기
A. Byszuk, J. Kolodziejski, G. Kasprowicz, K. Pozniak, W. M. Zabolotny, "Implementation of PCI Express Bus Communication for FPGA-based Data Acquisition System," in Proceedings of Photonics Applications in Astronomy, Communications, Industry, and High-Energy Physics Experiments 2012, vol. 8454, pp. 1-6, Oct. 2016.
S. M. Ryu, "Development of FPGA-based Meteorological Information Data Receiver Circuit for Low-Cost Meteorological Information Receiver System for COMS," Journal of the Korea Institute of Information and Communication Engineering, vol. 19, no. 10, pp. 2373-2379, Oct. 2015.
J. S. Kang, and M. S. Kang, "FPGA Implementation of ARIA Crypto-processor Based on Advanced Key Scheduling," Journal of Security Engineering, vol. 13, no. 6, pp. 439-450, Dec. 2016.

상세보기
Xilinx. DMA/Bridge Subsystem for PCI Express v4.0 Product Guide [Internet]. Available: https://www.xilinx.com/support/documentation/ip_documentation/xdma/v4_0/pg195-pcie-dma.pdf.
Xilinx. ZC706 Evaluation Board for the Zynq-7000 XC7Z045 SoC User Guide [Internet]. Available: https://www.xilinx.com/support/documentation/boards_and_kits/zc706/ug954-zc706-eval-board-xc7z045-ap-soc.pdf.
PCI-SIG, PCI Express Base Specification, Revision 3.0, PCI-SIG Std., 2010.
J. Lawley, "Understanding Performance of PCI Express Systems," Xilinx: Whte Paper WP350, Oct. 2014.

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