$\require{mediawiki-texvc}$

연합인증

연합인증 가입 기관의 연구자들은 소속기관의 인증정보(ID와 암호)를 이용해 다른 대학, 연구기관, 서비스 공급자의 다양한 온라인 자원과 연구 데이터를 이용할 수 있습니다.

이는 여행자가 자국에서 발행 받은 여권으로 세계 각국을 자유롭게 여행할 수 있는 것과 같습니다.

연합인증으로 이용이 가능한 서비스는 NTIS, DataON, Edison, Kafe, Webinar 등이 있습니다.

한번의 인증절차만으로 연합인증 가입 서비스에 추가 로그인 없이 이용이 가능합니다.

다만, 연합인증을 위해서는 최초 1회만 인증 절차가 필요합니다. (회원이 아닐 경우 회원 가입이 필요합니다.)

연합인증 절차는 다음과 같습니다.

최초이용시에는
ScienceON에 로그인 → 연합인증 서비스 접속 → 로그인 (본인 확인 또는 회원가입) → 서비스 이용

그 이후에는
ScienceON 로그인 → 연합인증 서비스 접속 → 서비스 이용

연합인증을 활용하시면 KISTI가 제공하는 다양한 서비스를 편리하게 이용하실 수 있습니다.

[국내논문] 고해상도 저전력 센서 시스템을 위한 아날로그-디지털 변환기의 구조 개선
Architecture Improvement of Analog-Digital Converter for High-Resolution Low-Power Sensor Systems 원문보기

전기전자학회논문지 = Journal of IKEEE, v.22 no.2, 2018년, pp.514 - 517  

신영산 (School of Electronic Engineering and Research Institute of Future Automobile, Soongsil University) ,  이성수 (School of Electronic Engineering and Research Institute of Future Automobile, Soongsil University)

초록
AI-Helper 아이콘AI-Helper

센서 시스템의 아날로그-디지털 변환기(ADC: analog-to-digital converter)에서는 높은 해상도, 낮은 전력 소모, 높은 신호 대역폭이 요구된다. 시그마-델타 ADC는 높은 차수 구조와 높은 오버샘플링 비를 통해 고해상도를 얻을 수 있으나 전력 소모가 높고 신호 대역폭이 낮다. 연속 근사 레지스터(SAR: successive-approximation-register) ADC의 경우 저전력 동작이 가능하나 공정상 부정합으로 인해 해상도에 한계가 있다. 본 논문에서는 이러한 단점들을 극복하기 위한 ADC 구조 개선에 대해 살펴본다.

Abstract AI-Helper 아이콘AI-Helper

In sensor systems, ADC (analog-to-digital converter) demands high resolution, low power consumption, and high signal bandwidth. Sigma-delta ADC achieves high resolution by high order structure and high over-sampling ratio, but it suffers from high power consumption and low signal bandwidth. SAR (suc...

Keyword

AI 본문요약
AI-Helper 아이콘 AI-Helper

* AI 자동 식별 결과로 적합하지 않은 문장이 있을 수 있으니, 이용에 유의하시기 바랍니다.

문제 정의

  • 그러나 내장되는 캐패시터 디지털-아날로그 변환기[2] (DAC: digital-to-analog converter)의 공정상 부정합으로 인해 해상도가 제한된다[3]. 본 논문에 서는 이러한 단점을 극복하기 위해서 연구되고 있는 다양한 ADC 구조 개선에 대해 살펴본다.
  • 본 논문에서는 최근 연구되고 있는 고성능 ADC 구조에 대해 살펴보았다. 기존의 시그마-델타 ADC나 SAR ADC 구조를 일부 개선함으로써전력 소모, 해상도, 신호 대역폭 등을 크게 증가시켰으며 향후 센서 시스템뿐만 아니라 다양한 분야에서도 활발히 사용될 것으로 보인다.
본문요약 정보가 도움이 되었나요?

질의응답

핵심어 질문 논문에서 추출한 답변
센서 시스템의 아날로그-디지털 변환기에게 요구되는 것은? 센서 시스템의 아날로그-디지털 변환기(ADC: analog-to-digital converter)에서는 높은 해상도, 낮은 전력 소모, 높은 신호 대역폭이 요구된다. 시그마-델타 ADC는 높은 차수 구조와 높은 오버샘플링 비를 통해 고해상도를 얻을 수 있으나 전력 소모가 높고 신호 대역폭이 낮다.
시그마-델타 ADC의 장단점 센서 시스템의 아날로그-디지털 변환기(ADC: analog-to-digital converter)에서는 높은 해상도, 낮은 전력 소모, 높은 신호 대역폭이 요구된다. 시그마-델타 ADC는 높은 차수 구조와 높은 오버샘플링 비를 통해 고해상도를 얻을 수 있으나 전력 소모가 높고 신호 대역폭이 낮다. 연속 근사 레지스터(SAR: successive-approximation-register) ADC의 경우 저전력 동작이 가능하나 공정상 부정합으로 인해 해상도에 한계가 있다.
R-C Hybrid DAC가 최근에 쓰이지 않는 이유는? 초기에는 그림 7과 같이 공정상 부정합에 의한 해상도의 한계를 극복하기 위해 정합성이 좋은저항을 사용한 R-C Hybrid DAC를 사용하였다 [17]. 하지만 여전히 12 비트 정도로 성능이 제한 되어 최근에는 전류 조향(current steering) DAC 나 시그마-델타 DAC 등 높은 해상도의 DAC를 사용하여 16 비트 급의 해상도를 얻어낸다[18].
질의응답 정보가 도움이 되었나요?

참고문헌 (20)

  1. W. Kester, "Which ADC Architecture Is Right for Your Application?," Analog Dialogue, 2005. 

  2. J. Choi, C. Park, and J. Choi, "A High-resolution Low-noise Capacitance to Digital Converter," Journal of IEIE, vol. 54, no. 12, pp. 81-87, 2017. 

  3. Maxim, "Understanding SAR ADCs: Their Architecture and Comparison with Other ADCs," https://www.maximintegrated.com/en/app-notes/index.mvp/id/1080 

  4. S. Choi, H. Ku, H. Son, B. Kim, H. Park, and J. Sim., "An 84.6-dB-SNDR and 98.2-dB-SFDR Residue-Integrated SAR ADC for Low-Power Sensor Applications," IEEE Journal of Solid-State Circuits, vol. 53, no. 2, pp. 404-417, 2018. DOI: 10.1109/JSSC.2017.2774287 

  5. S. Wu and J. Wu, "A 81-dB Dynamic Range 16-MHz Bandwidth Delta-Sigma Modulator Using Background Calibration," IEEE Journal of Solid-State Circuits, vol. 48, no. 9, pp. 2170-2179, 2013. DOI: 10.1109/JSSC.2013.2264137 

  6. F. Mostert, D. Schinkel, W. Groothedde, L. Breems, R. Heeswijk, M. Koerts. E. Iersel. D. Groeneveld, G. Holland. P. Zeelen, D. Hissink, M. Pos, P. Wielage, F. Jorritsma, and M. Middelink, "5.1 A $5{\times}80W$ 0.004% THD+N Automotive Multiphase Class-D Audio Amplifier with Integrated Low-latency ${\Delta}{\Sigma}$ ADCs for Digitized Feedback after the Output Filter," in Proc. of IEEE International Solid-State Circuits Conference, pp. 86-87, 2017. DOI: 10.1109/ISSCC.2017.7870273 

  7. C. Chen, Y. Zhang and G. Temes, "History, present state-of-art and future of incremental ADCs," in Proc. of European Solid-State Circuits Conference, pp. 83-86, 2016. DOI: 10.1109/ESSCIRC.2016.7598248 

  8. Y. Jung and J. Roh, "The Incremental Delta-Sigma ADC for A Single-Electrode Capacitive Touch Sensor," j.inst.Korean.electr.electron.eng, vol. 17. no. 3, pp. 234-240, 2013. DOI : 10.7471/ikeee.2013.17.3.234 

  9. Y. Chae, K. Souri and K. Makinwa, "A $6.3{\mu}W$ 20 bit Incremental Zoom-ADC with 6 ppm INL and $1{\mu}V$ Offset," IEEE Journal of Solid-State Circuits, vol. 48, no. 12, pp. 3019-3027, 2013. DOI: 10.1109/JSSC.2013.2278737 

  10. B. Gonen, F. Sebastino, R. Quan, R. Veldhoven, and K. Makinwa, "A Dynamic Zoom ADC with 109-dB DR for Audio Applications," IEEE Journal of Solid-State Circuits, vol. 52, no. 6, pp. 1542-1550, 2017. DOI: 10.1109/JSSC.2017.2669022 

  11. S. Karmakar, B. Gonen, F. Sebastino, R. Veldhoven, and K. Makinwa, "A $280{\mu}W$ dynamic-zoom ADC with 120dB DR and 118dB SNDR in 1kHz BW," in Proc. of IEEE International Solid-State Circuits Conference, pp. 238-240, 2018.DOI: 10.1109/ISSCC.2018.8310272 

  12. Texas Instruments, "Continuous-Time Sigma-Delta ADCs," http://www.ti.com/lit/an/snaa098/snaa098.pdf 

  13. A. Hart and S. Voinigescu, "A 1 GHz Bandwidth Low-Pass Delta-Sigma ADC With 20-50 GHz Adjustable Sampling Rate," IEEE Journal of Solid-State Circuits, vol. 44, no. 5, pp. 1401-1414, 2009.DOI: 10.1109/JSSC.2009.2015852 

  14. C. Weng, T. Wei, E. Alpman, C. Fu, and T. Lin, "A Continuous-Time Delta-Sigma Modulator Using ELD-Compensation-Embedded SAB and DWA-Inherent Time-Domain Quantizer," IEEE Journal of Solid-State Circuits, vol. 51, no. 5, pp. 1235-1245, 2016.DOI: 10.1109/JSSC.2016.2532345 

  15. A. Sukumaran and S. Pavan, "Design of Continuous-Time Delta-Sigma Modulators With Dual Switched-Capacitor Return-to-Zero DACs," IEEE Journal of Solid-State Circuits, vol. 51, no. 7, pp. 1619-1629, 2016.DOI: 10.1109/JSSC.2016.2542200 

  16. B. Ginsburg and A. Chandrakasan, "500-MS/s 5-bit ADC in 65-nm CMOS With Split Capacitor Array DAC," IEEE Journal of Solid-State Circuits, vol. 42, no. 4, pp. 739-747, 2007.DOI: 10.1109/JSSC.2007.892169 

  17. M. Kim, Y. Kim, Y. Kwak, and G. Ahn, "A 12-bit 200-kS/s SAR ADC with hybrid RC DAC," in Proc. of IEEE Asia Pacific Conference on Circuits and Systems, pp. 185-188, 2014. DOI: 10.1109/APCCAS.2014.7032752 

  18. A. AlMarashli, J. Anders, J. Becker, and M. Ortmanns, "A Nyquist Rate SAR ADC Employing Incremental Sigma Delta DAC Achieving Peak SFDR 107 dB at 80 kS/s," IEEE Journal of Solid-State Circuits, vol. 53, no. 5, pp. 1493-1507, 2018. DOI: 10.1109/JSSC.2017.2776299 

  19. J. McNeill, K. Chan, M. Coln, C. David, and C. Brenneman, "All-digital background calibration of a successive approximation ADC using the 'Split ADC' architecture," IEEE Trans. Circuits Syst. I, vol. 58, no. 10, pp. 2355-2365 2011. DOI: 10.1109/TCSI.2011.2123590 

  20. J. Shen, A. Shikata, L. Fernando, N. Guthrie, B. Chen, M. Maddox, N. Mascarenhas, R. Kapusta, and M. Coln, "A 16-bit 16-MS/s SAR ADC With On-Chip Calibration in 55-nm CMOS," IEEE Journal of Solid-State Circuits, vol. 53, no. 4, pp. 1149-1160, 2018.DOI: 10.1109/JSSC.2017.2784761 

저자의 다른 논문 :

LOADING...

활용도 분석정보

상세보기
다운로드
내보내기

활용도 Top5 논문

해당 논문의 주제분야에서 활용도가 높은 상위 5개 콘텐츠를 보여줍니다.
더보기 버튼을 클릭하시면 더 많은 관련자료를 살펴볼 수 있습니다.

관련 콘텐츠

오픈액세스(OA) 유형

GOLD

오픈액세스 학술지에 출판된 논문

유발과제정보 저작권 관리 안내
섹션별 컨텐츠 바로가기

AI-Helper ※ AI-Helper는 오픈소스 모델을 사용합니다.

AI-Helper 아이콘
AI-Helper
안녕하세요, AI-Helper입니다. 좌측 "선택된 텍스트"에서 텍스트를 선택하여 요약, 번역, 용어설명을 실행하세요.
※ AI-Helper는 부적절한 답변을 할 수 있습니다.

선택된 텍스트

맨위로