최근 유연 소자, 투명 소자, MEMS 소자와 같은 다양한 소자를 결합하는 시스템 집적화 기술이 많이 개발되고 있다. 이러한 다종 소자 시스템 제조 기술의 핵심 공정은 칩 또는 웨이퍼 레벨의 접합 공정, 기판 연삭 공정, 그리고 박막 기판 핸들링 기술이라 하겠다. 본 연구에서는 Si 기판 연삭 공정이 투명 박막 트랜지스터나 유연 전극 소재로 적용되는 산화주석 박막의 전기적 성질에 미치는 영향을 분석하였다. Si 기판의 두께가 얇아질수록 Si d-spacing은 감소하였고, Si 격자 내에 strain이 발생하였다. 또한, Si 기판의 두께가 얇아질수록 산화주석 박막 내 캐리어 농도가 감소하여 전기전도도가 감소하였다. 얇은 산화 주석 박막의 경우 전기전도도는 두꺼운 산화 주석 박막보다 낮았으며 Si 기판의 두께에 의해 크게 변하지 않았다.
최근 유연 소자, 투명 소자, MEMS 소자와 같은 다양한 소자를 결합하는 시스템 집적화 기술이 많이 개발되고 있다. 이러한 다종 소자 시스템 제조 기술의 핵심 공정은 칩 또는 웨이퍼 레벨의 접합 공정, 기판 연삭 공정, 그리고 박막 기판 핸들링 기술이라 하겠다. 본 연구에서는 Si 기판 연삭 공정이 투명 박막 트랜지스터나 유연 전극 소재로 적용되는 산화주석 박막의 전기적 성질에 미치는 영향을 분석하였다. Si 기판의 두께가 얇아질수록 Si d-spacing은 감소하였고, Si 격자 내에 strain이 발생하였다. 또한, Si 기판의 두께가 얇아질수록 산화주석 박막 내 캐리어 농도가 감소하여 전기전도도가 감소하였다. 얇은 산화 주석 박막의 경우 전기전도도는 두꺼운 산화 주석 박막보다 낮았으며 Si 기판의 두께에 의해 크게 변하지 않았다.
Recently, technologies for integrating various devices such as a flexible device, a transparent device, and a MEMS device have been developed. The key processes of heterogeneous device manufacturing technology are chip or wafer-level bonding process, substrate grinding process, and thin substrate ha...
Recently, technologies for integrating various devices such as a flexible device, a transparent device, and a MEMS device have been developed. The key processes of heterogeneous device manufacturing technology are chip or wafer-level bonding process, substrate grinding process, and thin substrate handling process. In this study, the effect of Si substrate grinding process on the electrical properties of tin oxide thin films applied as transparent thin film transistor or flexible electrode material was investigated. As the Si substrate thickness became thinner, the Si d-spacing decreased and strains occurred in the Si lattice. Also, as the Si substrate thickness became thinner, the electric conductivity of tin oxide thin film decreased due to the lower carrier concentration. In the case of the thinner tin oxide thin film, the electrical conductivity was lower than that of the thicker tin oxide thin film and did not change much by the thickness of Si substrate.
Recently, technologies for integrating various devices such as a flexible device, a transparent device, and a MEMS device have been developed. The key processes of heterogeneous device manufacturing technology are chip or wafer-level bonding process, substrate grinding process, and thin substrate handling process. In this study, the effect of Si substrate grinding process on the electrical properties of tin oxide thin films applied as transparent thin film transistor or flexible electrode material was investigated. As the Si substrate thickness became thinner, the Si d-spacing decreased and strains occurred in the Si lattice. Also, as the Si substrate thickness became thinner, the electric conductivity of tin oxide thin film decreased due to the lower carrier concentration. In the case of the thinner tin oxide thin film, the electrical conductivity was lower than that of the thicker tin oxide thin film and did not change much by the thickness of Si substrate.
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문제 정의
이러한 적층 구조의 시스템 기술을 위해서는 칩 또는 웨이퍼 레벨의 접합 공정과 기판 연삭 공정 및 박막 기판 핸들링 기술 등이 핵심 기술이라 하겠다. 본 연구에서는 투명 박막 트랜지스터 소재로 각광을 받고 있는 산화주석(tin oxide) 박막을이용하여 p형산화물반도체박막을실리콘(Si) 기판 위에증착하고, Si 기판의연삭(grinding)과연마(polishing) 과정이 산화주석 박막의 전기적 성질에 미치는 영향을 고찰하였다.
제안 방법
8,9) 본 연구에서는 Sn/SnO 혼합 타겟으로 스퍼터링(sputtering) 증착 방법을 이용하여 산화주석 박막을 제조한 후 Si 기판을 연삭하였다.
금속이나 세라믹 타겟이 아닌 Sn/SnO 혼합 타겟을 사용하여 증착된 SnO 박막 소재의 특성 연구는 다른 문헌에 자세하게 설명되어 있다.9,12,13) 본 실험의 박막 증착 조건은 Table 1에 나타내었고, 공정 압력은 5 mTorr, 기판 온도는 100oC, 그리고 RF power는 35W로 고정하여 실험을 진행하였다. 증착된 SnO 박막은 100 nm와 200 nm 두 가지로 제조하였으며, 3D profiler(Dektak 150, Veeco)로 측정하였다.
Si 기판은 약 59 μm 두께까지 연삭, 연마하였고, Si 기판 두께는 연삭 시 in-situ로 TargetMater micropolisher에서 측정하였다.
각 시편은 10회 홀 효과 측정을 진행한 후 평균값으로 분석하였다. SnO 박막과 Si 기판 계면에 나타나는 구조적 분석은 시편을 이온 밀링(ion milling) 후 전계 방출 투과 전자 현미경(FETEM, Field Emission transmission electron microscopy, JEM-2100F HR)을 이용하여 진행하였다.
SnO 박막의 구조적 분석은 X선 회절계(X-ray diffractometer, XRD)와 광전자분광법(X-ray photoelectron spectrometer, XPS)으로 진행하였다. SnO 박막이 증착된 Si 기판은 Struers사의 Target Mater micropolisher 장비를 이용하여 연삭(grinding)과 연마(polishing)를 진행하였다. 연삭과 연마 조건은 Table 2에 설명하였고, 실험 순서는 Fig.
연삭 후 SnO 박막은 홀 효과 측정 시스템(Hall effect measurement system, HMS-3000)을 이용하여 상온에서 캐리어 농도(carrier concentration), 이동도(mobility), 그리고 전기전도도(electrical conductivity)를 측정하였다. van der Pauw Hall 측정을 위한 전극으로는 500 nm 두께의 Sn을 사용하였고, Sn 전극과 SnO 시편의 오믹(ohmic) 접촉을 확인한 후 홀 효과 측정을 진행하였다. 각 시편은 10회 홀 효과 측정을 진행한 후 평균값으로 분석하였다.
연삭 후 SnO 박막은 홀 효과 측정 시스템(Hall effect measurement system, HMS-3000)을 이용하여 상온에서 캐리어 농도(carrier concentration), 이동도(mobility), 그리고 전기전도도(electrical conductivity)를 측정하였다. van der Pauw Hall 측정을 위한 전극으로는 500 nm 두께의 Sn을 사용하였고, Sn 전극과 SnO 시편의 오믹(ohmic) 접촉을 확인한 후 홀 효과 측정을 진행하였다.
9,12,13) 본 실험의 박막 증착 조건은 Table 1에 나타내었고, 공정 압력은 5 mTorr, 기판 온도는 100oC, 그리고 RF power는 35W로 고정하여 실험을 진행하였다. 증착된 SnO 박막은 100 nm와 200 nm 두 가지로 제조하였으며, 3D profiler(Dektak 150, Veeco)로 측정하였다. 박막의 증착 속도는 약 0.
대상 데이터
약 671 μm 두께의 6인치 Si 웨이퍼를 2 cm × 2 cm 크기로 절단하여 기판으로 사용하였다. SnO 박막은 Si 기판 위에 스퍼터링 방법으로 증착되었으며, 스퍼터링 공정 시 Sn/SnO 혼합 타겟이 사용되었다. 금속이나 세라믹 타겟이 아닌 Sn/SnO 혼합 타겟을 사용하여 증착된 SnO 박막 소재의 특성 연구는 다른 문헌에 자세하게 설명되어 있다.
약 671 μm 두께의 6인치 Si 웨이퍼를 2 cm × 2 cm 크기로 절단하여 기판으로 사용하였다.
데이터처리
van der Pauw Hall 측정을 위한 전극으로는 500 nm 두께의 Sn을 사용하였고, Sn 전극과 SnO 시편의 오믹(ohmic) 접촉을 확인한 후 홀 효과 측정을 진행하였다. 각 시편은 10회 홀 효과 측정을 진행한 후 평균값으로 분석하였다. SnO 박막과 Si 기판 계면에 나타나는 구조적 분석은 시편을 이온 밀링(ion milling) 후 전계 방출 투과 전자 현미경(FETEM, Field Emission transmission electron microscopy, JEM-2100F HR)을 이용하여 진행하였다.
이론/모형
Si 기판은 연삭 후 TEM 측정의 SAED(selected area electron diffraction) pattern을 이용하여 Si d-spacing이 계산되었고, Table 3에 정리하였다. SAED pattern의 예는 Fig.
4Å/sec이었다. SnO 박막의 구조적 분석은 X선 회절계(X-ray diffractometer, XRD)와 광전자분광법(X-ray photoelectron spectrometer, XPS)으로 진행하였다. SnO 박막이 증착된 Si 기판은 Struers사의 Target Mater micropolisher 장비를 이용하여 연삭(grinding)과 연마(polishing)를 진행하였다.
성능/효과
Si 기판의 두께가 감소할수록 SnO 박막의 전기전도도(σ)는 감소하였고, 주된 감소 원인은 캐리어 농도(N)의 감소로 관찰되었다.
이동도(μ)의 경우는 변화가 거의 없었으며 Si 기판 두께가 감소할수록 SnO 박막 내 구조적 결함 밀도가 증가하고, 이로 인한 scattering이 증가하여 미미하나 약간 증가하는 추세를 보였다. 그리고 SnO 박막의 두께를 100 nm 와 200 nm 두 가지로 시편을 준비하여 Si 기판 연삭 공정 테스트를 진행하였고, SnO 박막의 두께가 얇을수록 박막 내 불규칙한 화학양론(stoichiometry)과 구조적 결함 밀도 증가로 전기전도도가 낮아졌음을 Fig. 5에서 확인할 수 있다. 또한, SnO 박막 두께가 얇은 시편이 Si 기판 두께에 따른 응력 변화를 적게 받기 때문에 Si 기판의 두께 감소에 따른 전기전도도 변화 폭이 적었다.
질의응답
핵심어
질문
논문에서 추출한 답변
산화주석이 가진 두가지 상의 특징은?
4-9) 일반적으로 산화주석은 n형 SnO2와 p형 SnO 박막 형태의 두 가지 상을 가진다. n형 SnO2 박막은 화학적으로 안정하고 3.6 eV의 넓은 밴드 갭 에너지를 가지고 있으며, p형 SnO 박막은 화학적으로 준안정하고, 밴드 갭 에너지는 2.7 eV에서 3.4 eV로 공정에 따라서 다양하게 나타난다.8,9) 본 연구에서는 Sn/SnO 혼합 타겟으로 스퍼터링(sputtering) 증착 방법을 이용하여 산화주석 박막을 제조한 후 Si 기판을 연삭하였다.
패키징 기술의 목적은?
전통적인 반도체 소자의 패키징 기술은 성능을 향상시킬 뿐 아니라 가격을 낮추고 두께(package profile)와 면적을 줄이는 방향으로 발전해 왔으며, 특히 차세대 패키징 기술은 3D 적층 패키징(stacked packaging), 임베디드 패키징(embedded packaging), 그리고 팬 아웃 웨이퍼 레벨 패키징(fan out wafer level packaging, FOWLP)과 같은 시스템을 집적화하는 구조로 발전해 가고 있다.1-3) 최근에는 유연 소자, 투명 소자, 또는 MEMS(micro-electro-mechanical system) 소자와 IC(integrated circuit) 소자가 결합된 다종 시스템 집적화 기술이 많이 개발되고 있다.
다종 소자 시스템 제조 기술의 핵심 공정은?
최근 유연 소자, 투명 소자, MEMS 소자와 같은 다양한 소자를 결합하는 시스템 집적화 기술이 많이 개발되고 있다. 이러한 다종 소자 시스템 제조 기술의 핵심 공정은 칩 또는 웨이퍼 레벨의 접합 공정, 기판 연삭 공정, 그리고 박막 기판 핸들링 기술이라 하겠다. 본 연구에서는 Si 기판 연삭 공정이 투명 박막 트랜지스터나 유연 전극 소재로 적용되는 산화주석 박막의 전기적 성질에 미치는 영향을 분석하였다.
참고문헌 (14)
R. S. List, C. Webb, and S. E. Kim. "3D Wafer stacking technology", Proc. Adv. Metall. Conf. 29 (2002).
J. Azemar, and P. Garrou, "Fan out packaging: what can explain such a great potential?", Chip Scale Review, 19(3), 5 (2015).
A. Alderman, L. Burgyan, B. Narveson, and E. Parker, "3D embedded packaging technology", IEEE Power Electronic Magazine, 2(4), 30 (2015).
S. E. Kim, and M. Oliver, "Structural, Electrical, and Optical Properties of Reactively Sputtered $SnO_{2}$ ", Thin Films, Met. Mater. Int., 16(3), 441 (2010).
W. Guo, L. Fu,Y. Zhang, K. Zhang, L. Y. Liang, Z. M. Liu, and H. T. Cao, "Microstructure, Optical, and Electrical Properties of p-type SnO Thin Films", Appl. Phys. Lett., 96, 042113 (2010).
L. Madler, T. Sahm, A. Gurlo, J. D. Grunwaldt, N. Barsan, U. Weimar, and S. Pratsinis,, "Sensing low concentrations of CO using flame-spray-made $Pt/SnO_{2}$ nanoparticles", J. Nanoparticle Res., 8, 783 (2008).
C. Kim, S. Cho, S. Kim, and S. E. Kim, "Study of the effect of vacuum annealing on sputtered SnxOy thin films by SnO/Sn composite target", J. Microelectron. Packag. Soc., 24(2), 43 (2017).
M. K. Choi, and E. Kim, "Effect of Si wafer ultra-thinning on the silicon surface for 3D integration", J. Microelectron. Packag. Soc., 15(2), 133 (2008).
K. Maeng, Y. Kim, S. Kang, S. Kim, and S. E. Kim, "Stress analysis of stacked Si wafer in 3D WLP", Current Applied Physics, 11, S119 (2011).
C. Kim, S. Cho, S. Kim, and S. E. Kim, "Comparative Analysis of SnOx Thin Films Deposited by RF Reactive Sputtering with Different SnO/Sn Target Compositions", ECS Journal of Solid State Science and Technology, 6(12), P765(2017).
C. Kim, S. Cho, S. Kim, and S. E. Kim, "Study of the effect of vacuum annealing on sputtered SnxOy thin films by SnO/Sn composite target", J. Microelectron. Packag. Soc., 24(2), 43 (2017).
L. Filipovic, and S. Selberherr, "Performance and Stress Analysis of Metal Oxide Films for CMOS-Integrated Gas Sensors", Sensors, 15, 7206 (2015).
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