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NTIS 바로가기The journal of the institute of internet, broadcasting and communication : JIIBC, v.19 no.1, 2019년, pp.239 - 245
RISC-V is a free and open ISA enabling a new era of processor innovation through open standard collaboration. Born in academia and research, RISC-V ISA delivers a new level of free, extensible software and hardware freedom on architecture, paving the way for the next 50 years of computing design and...
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핵심어 | 질문 | 논문에서 추출한 답변 |
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RISC-V란 무엇인가? | RISC-V는 공개적 표준 공동 작업을 통해 프로세서의 혁신을 추구하는 무료 개방형 명령어집합 아키텍처(Insruction Set Architecture, ISA)이다. 비영리 법인인 RISC-V 재단은 2015 년에 설립되었으며, 100 개 이상의 회원 조직으로 발전하여 기술 혁신을 주도하고 있다. | |
RISC-V의 명령어 포맷은 무엇으로 구성되는가? | RISC-V의 명령어 포맷은 6 가지 유형인 R, I, S, B, U, J로 구성된다. 모든 명령어는 고정된 32 비트의 넓이를 가지며 메모리의 4 바이트 경계에 정렬되어야 한다. | |
RISC-V의 명령어의 넓이는 얼마인가? | RISC-V의 명령어 포맷은 6 가지 유형인 R, I, S, B, U, J로 구성된다. 모든 명령어는 고정된 32 비트의 넓이를 가지며 메모리의 4 바이트 경계에 정렬되어야 한다. 명령어 주소 비정렬 예외사건은 타겟 주소가 4 바이트에 정렬되어있지 않을 때 취해진 분기나 무조건 점프에서 발생한다. |
"The RISC-V Instruction Set Manual, Volume I: Base User-Level ISA," Andrew Waterman, Yunsup Lee, David Patterson, Krste Asanovic, Technical Report UCB/EECS-2011-62, EECS Department, University of California, Berkeley, May 2011.
"The RISC-V Instruction Set," Andrew Waterman, Yunsup Lee, Rimas Avizienis, Henry Cook, David Patterson, Krste Asanovic, Poster at the Symposium on High Performance Chips, Stanford, CA, August 2013.
"The RISC-V Instruction Set Manual, Volume I: User-Level ISA Version 2.0," Andrew Waterman, Yunsup Lee, David Patterson, Krste Asanovic, Technical Report UCB/EECS-2014-52, EECS Department, University of California, Berkeley, May 2014.
"Instruction Sets Should Be Free: The Case For RISC-V," Krste Asanovic, David Patterson, Technical Report UCB/EECS-2014-146, EECS Department, University of California, Berkeley, August 2014.
"A 45nm 1.3GHz 16.7 Double-Precision GFLOPS/W RISC-V Processor with Vector Accelerators," Yunsup Lee, Andrew Waterman, Rimas Avizienis, Henry Cook, Chen Sun, Vladimir Stojanovc, Krste Asanovic, European Solid-State Circuits Conference (ESSCIRC-2014), Venice, Italy, September 2014.
"The Berkeley Out-of-Order Machine (BOOM): An Industry-Competitive, Synthesizable, Parameterized RISC-V Processor," Celio, Christopher and Patterson, David A. and Asanovic, Krste, Technical Report No. UCB/EECS-2015-167, EECS Department, University of California, Berkeley, June 2015.
"RISC-V Out-of-Order Data Conversion Co-Processor," A. Raveendran, V. Patil, V. Desalphine, P. M. Sobha, A. David Selvakumar, VLSI Design and Test (VDAT), 2015 19th International Symposium, Ahmedabad, India, June 2015.
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