[논문]ECC 기반의 공개키 보안 프로토콜을 지원하는 보안 SoC

김동성; 신경욱

doi:10.6109/jkiice.2020.24.11.1470

ECC 기반의 공개키 보안 프로토콜을 지원하는 보안 SoC
A Security SoC supporting ECC based Public-Key Security Protocols 원문보기

한국정보통신학회논문지 = Journal of the Korea Institute of Information and Communication Engineering, v.24 no.11, 2020년, pp.1470 - 1476

김동성 (School of Electronic Engineering, Kumoh National Institute of Technology) , 신경욱 (School of Electronic Engineering, Kumoh National Institute of Technology)

초록
AI-Helper

모바일 장치와 IoT의 보안 프로토콜 구현에 적합한 경량 보안 SoC 설계에 대해 기술한다. Cortex-M0을 CPU로 사용하는 보안 SoC에는 타원곡선 암호 (elliptic curve cryptography) 코어, SHA3 해시 코어, ARIA-AES 블록 암호 코어 및 무작위 난수 생성기 (TRNG) 코어 등의 하드웨어 크립토 엔진들이 내장되어 있다. 핵심 연산장치인 ECC 코어는 SEC2에 정의된 20개의 소수체와 이진체 타원곡선을 지원하며, 부분곱 생성 및 가산 연산과 모듈러 축약 연산이 서브 파이프라인 방식으로 동작하는 워드 기반 몽고메리 곱셈기를 기반으로 설계되었다. 보안 SoC를 Cyclone-5 FPGA 디바이스에 구현하고 타원곡선 디지털 서명 프로토콜의 H/W-S/W 통합 검증을 하였다. 65-nm CMOS 셀 라이브러리로 합성된 보안 SoC는 193,312 등가 게이트와 84 kbyte의 메모리로 구현되었다.

Abstract ▼ AI-Helper

This paper describes a design of a lightweight security system-on-chip (SoC) suitable for the implementation of security protocols for IoT and mobile devices. The security SoC using Cortex-M0 as a CPU integrates hardware crypto engines including an elliptic curve cryptography (ECC) core, a SHA3 hash core, an ARIA-AES block cipher core and a true random number generator (TRNG) core. The ECC core was designed to support twenty elliptic curves over both prime field and binary field defined in the SEC2, and was based on a word-based Montgomery multiplier in which the partial product generations/additions and modular reductions are processed in a sub-pipelining manner. The H/W-S/W co-operation for elliptic curve digital signature algorithm (EC-DSA) protocol was demonstrated by implementing the security SoC on a Cyclone-5 FPGA device. The security SoC, synthesized with a 65-nm CMOS cell library, occupies 193,312 gate equivalents (GEs) and 84 kbytes of RAM.

주제어

표/그림 (9)

그림 Fig. 1 Architecture of Security SoC.
그림 Fig. 2 Architecture of crypto-core slave.
그림 Fig. 3 DF-ECC core.
그림 Fig. 4 Control register configuration of DF-ECC core.
그림 Fig. 5 SHA3 hash core.
그림 Fig. 6 Unified ARIA-AES core (UAAP).
그림 Fig. 7 BFM simulation results (a) modular multiplication by DF-ECC slave, (b) SHA3 hash core.
그림 Fig. 8 Setup for H/W-S/W co-verification of Security SoC.
그림 Fig. 9 Screenshot of H/W-S/W co-verification result of Security SoC.

AI 본문요약
AI-Helper

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문제 정의

ARM 아키텍처들 중에서 Cortex-M 제품군은 임베디드 시스템에 널리 사용되며, Cortex-M0는 가장 작은 면적을 가지며 초저전력으로 동작이 가능하다. 본 논문에서는 제한적인 면적을 갖는 분야에 적용이 가능하도록 Cortex-M0를 기반으로 보안 SoC를 설계하였다.

가설 설정

Generation 을 클릭하면 메시지에 대한 다이제스트를 생성한다. 7.Calculation을 클릭하여 를 계산한다. 생성된 서명  가 검증 값 가 동일하면 해당 서명은 유효하며, 신뢰할 수 있다.

제안 방법

Altera Cyclone-5 FPGA 디바이스가 탑재된 V2M-MPS2 보드를 사용하였으며, 그림 1의 보안 SoC를 FPGA 디바이스에 구현했다. Cortex-M0 구동 소프트웨어를 Kail uVision을 이용하여 크로스 컴파일 하였다. 검증 플랫폼은 UART 포트를 통해 PC와 데이터를 주고받고, 입력 데이터와 출력 데이터를 PC에서 실행되는 검증 프로그램의 GUI 화면을 통해 확인할 수 있도록 구성하였다.
IoT, 무선센서 네트워크, 모바일 기기, 드론 등 강력한 보안 성능과 다양한 보안 프로토콜을 구현해야 하는 응용 분야에 적합하도록 하드웨어 크립토 엔진이 내장된 Cortex-M0 기반의 경량 보안 SoC를 설계하였다. 블록 암호 ARIA와 AES, 타원곡선 암호, SHA3 해시 함수, 난수 발생기 등의 하드웨어 크립토 코어들을 내장하고 있어 다양한 보안 프로토콜의 구현이 가능하다.
Cortex-M0 구동 소프트웨어를 Kail uVision을 이용하여 크로스 컴파일 하였다. 검증 플랫폼은 UART 포트를 통해 PC와 데이터를 주고받고, 입력 데이터와 출력 데이터를 PC에서 실행되는 검증 프로그램의 GUI 화면을 통해 확인할 수 있도록 구성하였다.
서명에 대한 검증을 수행한다. 동일한 해시함수를 이용해 다이제스트 ′′을 생성하고, 수신된 서명 ′′를 이용한 모듈러 역원과 모듈러 곱셈 ′′mod, _′′^mod을 계산한다. 그 결과를 이용하여 스칼라 점 곱셈과 점 덧셈 연산으로 _′_′__를 계산하여 _′을 정수 ′으로 변환한다.
보안 프로토콜 구현에 필요한 파라미터와 중간 연산 결과를 저장하기 위해 65 kbyte 크기의 Data RAM을 인터페이스 하였다. Cortex-M0는 AHB에 연결된 크립토 코어의 컨트롤 레지스터에 명령코드와 연산에 사용될 파라미터를 할당하여 크립토 코어의 동작을 제어할 수 있으며, 크립토 코어 내부의 메모리에 접근하여 필요한 데이터를 읽거나 쓸 수 있다.
본 논문에서는 타원곡선 기반의 보안 프로토콜을 지원할 수 있도록 타원곡선 암호 코어와 SHA3 해시 코어, 블록암호 코어가 Cortex-M0와 함께 단일 칩에 집적된 보안 SoC를 설계하고, 설계된 보안 SoC의 검증을 위해 타원곡선 디지털 서명 알고리듬 (Elliptic Curve Digital Signature Algorithm; EC-DSA) [9]을 구현하여 동작을 확인하였다. Ⅱ장에서는 설계된 보안 SoC의 구조와 내장된 크립토 코어를 소개하고, Ⅲ장에서는 설계된 보안 SoC의 검증 결과를 설명하며, Ⅳ장에서 결론을 맺는다.
수신자는 서명자로부터 전달받은 메시지 ′을 이용하여 서명에 대한 검증을 수행한다. 동일한 해시함수를 이용해 다이제스트 ′′을 생성하고, 수신된 서명 ′′를 이용한 모듈러 역원과 모듈러 곱셈 ′′mod, _′′^mod을 계산한다.
생성된 개인 키 는 서명 생성을 위해 사용되며, 공개키 는 서명 검증을 위해 사용된다. 수신자에게 전달하고자 하는 메시지 을 해시 함수를 이용해 다이제스트 를 생성하고, 생성된 다이제스트와 TRNG에서 생성된 임의의 정수 에 대한 스칼라 곱셈 __를 계산한다. 이때 는 타원곡선의 기준점 (base point)이다.

대상 데이터

검증 플랫폼을 사용하였다. Altera Cyclone-5 FPGA 디바이스가 탑재된 V2M-MPS2 보드를 사용하였으며, 그림 1의 보안 SoC를 FPGA 디바이스에 구현했다. Cortex-M0 구동 소프트웨어를 Kail uVision을 이용하여 크로스 컴파일 하였다.

이론/모형

설계된 DF-ECC 코어와 SHA3 코어가 AHB 슬레이브로 올바로 동작하는지 검증하기 위해 BFM (Bus Function Model) 시뮬레이션을 수행하였다. 그림 7-(a) 는 DF-ECC 슬레이브의 연산 모드 중 P192K1에 대한 모듈러 곱셈연산을 수행한 결과이다.

성능/효과

ARIA-AES 통합 크립토 코어는 블록암호 ARIA와 AES의 알고리듬 공통점을 기반으로 하드웨어 공유를 최대화 하여 단일 회로로 통합 구현되었다. 두 가지 키 길이(128-비트, 256-비트)와 4가지 운영모드 (ECB, CBC, OFB, CTR)를 지원한다.
그림 7-(b)는 SHA3 해시 코어의 BFM 시뮬레이션 결과를 보여준다. SHA3-256를 이용해 메시지 다이제스트를 생성한 결과이며, 메시지 “d477”를 입력했을 때 테스트 벡터와 BFM 시뮬레이션을 통해 출력된 결과가 일치함을 확인할 수 있다.
연산을 수행하는 핵심 블록이다. WMM 블록은 64-비트의 입출력 포트를 갖도록 설계되어 메모리 접근에 소요되는 클록 사이클 수를 줄였다. 소수체와 이진체 상의 곱셈과 덧셈을 수행하는 DF_MulAdd 블록 두 개와 입력 데이터 및 중간 연산결과를 저장하는 레지스터들로 구성된다.
생성된 서명  가 검증 값 가 동일하면 해당 서명은 유효하며, 신뢰할 수 있다. 계산된 과 가 동일하므로, 서명 생성 및 서명 검증이 정상적으로 이루어졌음을 보여주며, 설계된 보안 SoC가 정상적으로 동작함을 확인하였다.
블록 암호 ARIA와 AES, 타원곡선 암호, SHA3 해시 함수, 난수 발생기 등의 하드웨어 크립토 코어들을 내장하고 있어 다양한 보안 프로토콜의 구현이 가능하다. 보안 SoC를 65-nm CMOS 표준셀로 합성한 결과, 193, 312 등가 게이트와 84 kbyte 메모리의 저면적으로 구현되었다. 보안 SoC는 ARIA, AES 블록암호에 의한 데이터 암호/ 복호 기능과 타원곡선 암호 기반의 EC-DH 키 교환 프로토콜, 타원곡선 기반 디지털 서명 (EC-DSA), 타원곡선 통합 암호 체계 (ECIES), EC- ElGaml 등 다양한 공개키 암호 프로토콜 구현에 사용될 수 있다.
그림 7-(a) 는 DF-ECC 슬레이브의 연산 모드 중 P192K1에 대한 모듈러 곱셈연산을 수행한 결과이다. 승수 “db4ff10e c057e9ae 26b07d02 80b7f434 1da5d1b1 eae06c7d”와 피승수 “9b2f2f6d 9c5628a7 844163d0 15be8634 4082aa88 d95e2f9d”의 모듈러 곱셈 결과가 파이썬 검증 프로그램의 모듈러 곱셈 결과와 일치함을 확인할 수 있다. 그림 7-(b)는 SHA3 해시 코어의 BFM 시뮬레이션 결과를 보여준다.

참고문헌 (14)

A. P. Deb Nath, S. Ray, A. Basak, and S. Bhunia, "Systemon-chip security architecture and CAD framework for hardware patch," 2018 23rd Asia and South Pacific Design Automation Conference (ASP-DAC), pp. 733-738, 2018.
P. Choi, "Design and Implementation of High-Performance and Low-Complexity Security System on Chip (SoC)," Ph.D Dissertation, Hanyang University, Aug. 2017.
NIST Std. FIPS-197, Advanced Encryption Standard, National Institute of Standard and Technology (NIST), Nov. 2001.
KS X 1213, 128 bit Block Encryption Algorithm ARIA, Korean Agency for Technology and Standards, Dec. 2004.
NIST Std. FIPS PUB 186-2, Digital Signature Mechanism with Appendix (Part 3) Korean Certificate- based Digital Signature Algorithm using Elliptic Curve, Telecommunications Technology Association, Dec. 2012.
R. Rivest, A. Shamir, and L. Adleman, "A method for obtaining Digital Signatures and Public-Key Cryptosystem," Communications of Association for Computing Machinery (ACM), vol. 21, no. 2, pp. 120- 126, Feb. 1978.

상세보기
NIST std. FIPS 180-2, Secure Hash Standard (SHS), National Institute of Standard and Technology (NIST), Oct. 2001.
NIST std. FIPS PUB 202, SHA3 Standard: PermutationBased Hash and Extendable-Output function, Aug. 2015.
D. Johnson and A. Menezes, "The Elliptic Curve Digital Signature Algorithm (ECDSA)," University of Waterloo, 1999. Available: http://cacr.math.waterloo.ca
Certicom, Standards for Efficient Cryptography, SEC 2: Recommended Elliptic Curve Domain Parameters, Version 1.0, Sep. 2000.
D.S. Kim, "Design of Security SoC Embedded with ECC Core and SHA3 Hash Core," Master Thesis, Kumoh National Institute of Technology, Feb. 2020.
D. S. Kim and K. W. Shin, "Montgomery Multiplier Supporting Dual-Field Modular Multiplication," Journal of the Korea Institute of Information and Communication Engineering, vol. 24, no. 6, pp. 736-743, Jun. 2020.
D. S. Kim and K. W. Shin, "An Optimized Hardware Implementation of SHA-3 Hash Functions," Journal of the Institute of Korean Electrical and Electronics Engineers, vol. 22, no. 4, pp. 886-895, Dec. 2018.
K. B. Kim and K. W. Shin, "A Unified ARIA-AES Cryptographic Processor Supporting Four Modes of Operation and 128/256-bit Key Lengths," Journal of the Korea Institute of Information and Communication Engineering, vol. 21, no. 4, pp. 795-803, Apr. 2017.

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저자의 다른 논문 :

표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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