[논문]커패시터의 비율과 무관하고 OP-Amp의 이득에 둔감한 CMOS Image Sensor용 Algorithmic ADC

홍재민; 모현선; 김대정

doi:10.7471/ikeee.2020.24.4.942

커패시터의 비율과 무관하고 OP-Amp의 이득에 둔감한 CMOS Image Sensor용 Algorithmic ADC
Capacitor Ratio-Independent and OP-Amp Gain-Insensitive Algorithmic ADC for CMOS Image Sensor 원문보기

전기전자학회논문지 = Journal of IKEEE, v.24 no.4, 2020년, pp.942 - 949

홍재민 (Dept. of Electronics Engineering, Kookmin University) , 모현선 (Dept. of Electronics Engineering, Kookmin University) , 김대정 (Dept. of Electronics Engineering, Kookmin University)

초록
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본 논문에서는 column-parallel readout 회로에 적합하도록 개선된 CMOS 이미지 센서용 algorithmic ADC를 제안한다. 커패시터의 비율과 무관하고 연산 증폭기의 이득에 둔감하면서 증폭기 하나로 동작 할 수 있도록 기존 algorithmic ADC를 수정하고 적응형 바이어싱을 적용한 증폭기를 사용하여 높은 변환효율을 갖도록 하였다. 제안하는 ADC는 0.18-㎛ 매그나칩 CMOS 공정으로 설계되었으며, Spectre 시뮬레이션을 통해 기존 algorithmic ADC에 비해 변환속도당 전력소모가 37% 줄어 들었음을 확인하였다.

Abstract ▼ AI-Helper

In this paper, we propose an improved algorithmic ADC for CMOS Image Sensor that is suitable for a column-parallel readout circuit. The algorithm of the conventional algorithmic ADC is modified so that it can operate as a single amplifier while being independent of the capacitor ratio and insensitive to the gain of the op-amp, and it has a high conversion efficiency by using an adaptive biasing amplifier. The proposed ADC is designed with 0.18-um Magnachip CMOS process, Spectre simulation shows that the power consumption per conversion speed is reduced by 37% compared with the conventional algorithmic ADC.

주제어

표/그림 (15)

그림 Fig. 1. Three types of readout architectures of the CMOS image sensor. 그림 1. CMOS 이미지 센서의 readout 구조
그림 Fig. 2. Schematic of proposed ADC. 그림 2. 제안하는 ADC의 회로도
그림 Fig. 3. operating phases of proposed ADC. 그림 3. 안하는 ADC의 동작 순서
그림 Fig. 4. Schematic of the adaptive biasing op-amp. 그림 4. 적응형 바이어싱 증폭기의 회로도
그림 Fig. 5. Schematic of the 1.5bit comparator. 그림 5. 1.5bit 비교기의 회로도
그림 Fig. 6. Schematic of the dynamic latch. 그림 6. 동적 래치의 회로도
그림 Fig. 7. Simulated transient response of the op-amp. 그림 7. 증폭기의 과도응답 시뮬레이션
표 Table 1. Relationship between finite gain error and open loop gain. 표 1. 유한이득 오차와 이득의 관계
표 Table 2. Relationship between capacitor mismatch error and open loop gain. 표 2. 커패시터의 부정합과 이득의 관계
표 Table 3. Performance comparison of op-amp. 표 3. 연산 증폭기의 성능비교
그림 Fig. 8. Output waveform of proposed ADC. 그림 8. 제안하는 ADC의 출력 파형
그림 Fig. 9. Simulated full scale input response of the ADC. 그림 9. ADC의 풀 스케일 입력응답 시뮬레이션
표 Table 4. Comparison of conversion efficiency. 표 4. 변환효율 비교
표 Table 5. Performance summary of the proposed ADC. 표 5. 제안하는 ADC의 성능요약
표 Table 6. Specification of the op-amp. 표 6. 연산 증폭기의 사양

AI 본문요약
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* AI 자동 식별 결과로 적합하지 않은 문장이 있을 수 있으니, 이용에 유의하시기 바랍니다.

문제 정의

따라서 본 논문에서는 단일 단에서 커패시터의 비율과 증폭기의 이득에 둔감하고 적응형 바이어싱 증폭기(adaptive biasing amplifier)[10]를 사용하여 높은 변환효율을 가지는 개선된 CIS용 algorithmic ADC를 제안한다.
본 논문은 커패시터의 비율과 무관하고 연산 증 폭기의 이득에 둔감한 개선된 CIS용 algorithmic ADC를 제안했다. 회로는 0.

가설 설정

：@에 저장된 신호를 홀딩한다. 에 저장 된 오차로 보정된 출력은 식(2)와 같으며 1.

제안 방법

제안하는 algorithmic ADC는 완전 차동 구조로 설계되었으며 분해능은 10bit이고 =0.7V이다.

대상 데이터

제안하는 algorithmic ADC의 특성 검증과 변환 효율이 개선되는 것을 확인하기 위하여 Cadence사 의 Spectre 시뮬레이션을 사용하였고, 사용된 공정 은 0.18-um 매그나칩 CMOS 공정이다.

성능/효과

sim 1과 sim 2를 비교하여 증폭기의 수가 줄어들 었을 때 변환효율이 개선되는 것을 확인할 수 있으며, sim 2와 sim 3을 비교하여 적응형 바이어싱 증폭기를 사용했을 때 변환효율이 개선되는 것을 확인할 수 있다.
적응형 바이어싱 증폭기가 동일한 조건에서 더 높은 슬루율과 전류효율을 가지는 것을 확인할 수 있다.
본 논문은 커패시터의 비율과 무관하고 연산 증 폭기의 이득에 둔감한 개선된 CIS용 algorithmic ADC를 제안했다. 회로는 0.18-μm Magnachip CMOS 공정을 사용하여 설계되었으며 적응형 바이어싱 기법을 적용하여 기존 algorithmic ADC에 비해 변 환속도당 전력소모를 37% 줄였다.

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