[논문]C-DAC 비트 스위치에 다른 샘플링 시간을 인가하는 12-bit, 10-Msps SAR A/D 변환기 설계

심민수; 윤광섭; 이종환

doi:10.7471/ikeee.2020.24.4.1058

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본 논문은 생체 신호 및 센서 신호 처리를 위하여 저전력으로 동작하는 12비트 SAR A/D 변환기를 제안한다. 기존의 SAR A/D 변환기의 전력소모를 줄이고자, 동적 전류를 감소시켜 전체 전력 소모를 감소시켰다. 동적 전류를 감소시키기 위해서 C-DAC 비트 스위치를 동작시키는 샘플링 시간을 클럭 생성기의 샘플링 시간과 다르게 인가하였다. 추가적으로 SAR A/D 변환기의 전체 전력소모 중 70%를 차지하는 디지털 블록의 공급전압을 0.6V로 낮춰 설계하였다. 제안하는 SAR A/D 변환기는 CMOS 65nm 공정 1-poly 6-metal을 사용하여 설계하였으며, 1.2V의 공급전압으로 동작하며, ENOB는 10.1 비트, INL/DNL은 ±0.5LSB/±1.2LSB이며, 전체 전력소모는 31.2uW이고 FoM은 2.8fJ/step 이다.

Abstract ▼ AI-Helper

This paper proposes a 12-bit SAR A/D(Successive Approximation Register Analog-to-Digital) converter that operates at low power for bio-signal and sensor signal processing. The conventional SAR A/D converter utilized the reduction of the dynamic current, which resulted in reducing total power consump...

This paper proposes a 12-bit SAR A/D(Successive Approximation Register Analog-to-Digital) converter that operates at low power for bio-signal and sensor signal processing. The conventional SAR A/D converter utilized the reduction of the dynamic current, which resulted in reducing total power consumption. In order to solve the limitation of the sampling time due to charging/discharging of the capacitor for reducing dynamic current, the different sampling time on the C-DAC bit switch operation was applied to reduce the dynamic current. In addition, lowering the supply voltage of the digital block to 0.6V led to 70% reduction of the total power consumption of the proposed ADC. The proposed SAR A/D was implemented with CMOS 65nm process 1-poly 6-metal, operates with a supply voltage of 1.2V. The simulation results demonstrate that ENOB, DNL/INL, power consumption and FoM are 10.4 bits, ±0.5LSB./±1.2LSB, 31.2uW and 2.8fJ/step, respectively.

주제어

표/그림 (7)

그림 Fig. 1. Block diagram of proposed 12-bit SAR A/D Converter. 그림 1. 제안하는 12비트 SAR A/D 변환기 블록 다이어그램
그림 Fig. 2. Circuit diagram of proposed 12-bit SAR A/D Converter. 그림 2. 제안하는 12비트 SAR A/D 변환기 회로도
그림 Fig. 3. Timing diagram of proposed 12-bit SAR A/D Converter. 그림 3. 제안하는 12비트 SAR A/D 변환기 타이밍도
그림 Fig. 4. Block diagram of 12-bit SAR Logic. 그림 4. 12비트 SAR 로직 블록 다이어그램
그림 Fig. 5. Layout of proposed 12-bit SAR A/D Converter. 그림 5. 제안하는 12비트 SAR A/D 변환기 레이아웃
그림 Fig. 6. FFT Result in Post-Simulation. 그림 6. 포스트 시뮬레이션 FFT 결과
표 Table 2. Comparison of performance. 표 2. 성능 비교

AI 본문요약
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문제 정의

제안하는 SAR A/D 변환기는 기존 SAR A/D 변 환기의 전력소모를 줄이고, 이로 인하여 발생하는 문제를 보완하기 위하여 제안하였다.

제안 방법

두 번째로, 위의 방법으로 인하여 발생하는 커패 시터 D/A 변환기에서 용량이 큰 커패시터의 충/방 전 문제를 해결하기 위하여 샘플링 시간을 조절하였다. 기존 샘플링 시간의 듀티비가 절반으로 감소함으로써 커패시터 D/A 변환기의 충/방전 시간이 절반으로 감소하는 문제가 발생한다.
전체 전력소모 중 디지털 블록의 전력소모는 70% 를 차지한다. 따라서 “1” 또는 “0”으로 동작하는 디지털 블록의 공급전압을 낮춰 전력소모를 감소시 키는 방법을 사용하였다. 시프트 레지스터와 SAR Logic, 아웃풋 레지스터와 같은 디지털 블록은 0.
기존 샘플링 시간의 듀티비가 절반으로 감소함으로써 커패시터 D/A 변환기의 충/방전 시간이 절반으로 감소하는 문제가 발생한다. 이를 보완하기 위해서 32C, 16C에 해당하는 비트를 결정할 때 충/방전 샘플링 시간을 2배로 증가시킴으로써 문제를 해결하였다.
클럭 발생기는 제안하는 회로의 샘플링 시간을 기존의 50%에서 25% 변경하고, 32C 및 16C를 결 정하는 비트 스위치를 제어하는 샘플링 클록의 주 기를 2배로 변경하는 역할을 한다.

대상 데이터

제안하는 SAR A/D 변환기는 65nm CMOS 공정 을 이용하여 설계하였다. 그림 4.

성능/효과

마지막으로, 전체 전력소모의 대부분을 차지하는 디지털 블록의 공급전압을 낮춤으로서 전력소모를 감소시켰다. 제안하는 SAR A/D 변환기에서는 디지털 블록의 공급전압을 기존의 1.
일반적인 12비트 캐패시 터 D/A 변환기의 캐패시터 총합이 로 매우 크기 때문에 선형성 문제 및 면적 문제가 발생할 수 있다. 이를 해결하기 위하여 Split 캐패시터를 사용하여 전체 용량을 로 줄여서 전체 캐패 시터 용량을 96.9% 감소시켰다.
마지막으로, 전체 전력소모의 대부분을 차지하는 디지털 블록의 공급전압을 낮춤으로서 전력소모를 감소시켰다. 제안하는 SAR A/D 변환기에서는 디지털 블록의 공급전압을 기존의 1.2V에서 0.6V로 감소시킴으로서 디지털 블록의 전력소모를 1/4로 줄였다.
첫 번째, 제안하는 SAR A/D 변환기는 샘플링 클록의 듀티 비를 기존의 50%에서 25%로 줄임으 로써 동적 전력소모를 50% 감소시켰다.

참고문헌 (6)

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