[논문]3 나노미터와 미래공정을 위한 상호보완 FET 표준셀의 설계와 기생성분에 관한 연구

송대건

doi:10.7471/ikeee.2020.24.3.845

3 나노미터와 미래공정을 위한 상호보완 FET 표준셀의 설계와 기생성분에 관한 연구
Design Aspects and Parasitic Effects on Complementary FETs (CFETs) for 3nm Standard Cells and Beyond 원문보기

전기전자학회논문지 = Journal of IKEEE, v.24 no.3, 2020년, pp.845 - 852

송대건 (School of Electronics Engineering, Kyungpook National University)

초록
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3 나노미터 아래의 미래공정에서는 작은 면적의 표준셀(Standard Cell)을 구현하는 데에 많은 기술적인 개선을 요구한다. 따라서 어떠한 기술을 통해 얼마나 작은 면적의 표준셀을 구현할 수 있는지, 그리고 그 영향이 어떠한지 알아보는 것은 매우 중요하다. 본 논문에서는 3 나노미터와 이하의 미래공정에서 표준셀 설계를 위해 묻힌 전력망(Buried Power Rail, BPR)과 상호보완 FET(Complementary FET, CFET)이 면적 감소에 얼마나 기여하는지 살펴보며 그 영향을 기생 캐패시턴스 관점에서 분석한다. 본 논문을 통해 상호보완 FET은 4T 이하의 표준셀을 구현할 수 있는 기술이지만, Z-축으로 증가하는 높이만큼 상당한(+18.0% 이상) 기생 Cap의 영향을 받는다는 점을 밝힌다.

Abstract ▼ AI-Helper

Developing standard cells for 3nm and beyond requires significant advances in the device and interconnect technology. Thus, it is very important to quantify the impact of the new technology in various aspects. In this paper, we perform a through analysis on the impact of Buried Power Rail (BPR) and Complementary FET (CFET) in the perspective of cell area and parasitics such as capacitance. We emphasize that CFET is a technology that realizes 4T and beyond for standard cell designs, but significant capacitance increases (+18.0%), compared to its counterpart technology (FinFET) cell, due to the increase of cell height in the Z-direction.

주제어

표/그림 (9)

그림 Fig. 1. Height comparison between N5 and N3 based on standard cell tracks. 그림 1. 5 나노미터 표준셀과 3 나노미터 표준셀의 track 개수에 따른 높이 비교
그림 Fig. 2. Parasitic capacitance and area comparison between different cell track heights on INV. 그림 2. 표준셀 INV의 track 개수 변화에 따른 면적과 기생 Cap의 변화
표 Table 1. Assumed parameters for 3nm FinFET and CFET based on [7, 9-11]. 표 1. 3 나노미터 설계를 위해 사용한 주요 파라미터 [7, 9-11]
그림 Fig. 3. Possible PDN types. (a) PDN based on front metal, (b) PDN based on front-side metal and BPR, (c) PDN based on BPR and back-side metal. 그림 3. PDN 종류. (a) 상부 메탈을 이용한 PDN, (b) 상부 메탈과 BPR을 이용한 PDN, (c) 반대편 메탈과 BPR을 이용한 PDN
그림 Fig. 4. Layout comparison between 6.5T INV (No BPR) and 5.5T INV (BPR). Note that the fins must be placed closer to each other on 5.5T INV. 그림 4. 6.5T 표준셀 INV(BPR X)와 5T 표준셀 INV (BPR)의 설계비교. 각 fin 사이의 거리는 BPR로 인해 가까워져야 한다.
표 Table 2. Parasitic capacitance comparison between 6.5T, 5T, and 5T BPR INV. 표 2. 6.5T, 5T, 5T BPR 구조의 INV에 대한 기생 Cap 비교
그림 Fig. 5. 3D view of the 4T CFET INV. 그림 5. 4T CFET INV의 3차원 모형
표 Table 3. Parasitic capacitance comparison between 5T FinFET (w/ BPR) and 4T CFET INV. 표 3. 5T FinFET(BPR)과 4T CFET INV의 기생 Cap 비교
그림 Fig. 6. Parasitic capacitance change based on z-directional height changes in CFET INV: #1: Bottom via, #2: fin height, #3: Middle via, #4: Bottom contact, #5: Top via, #6: Top contact. 그림 6. 4T CFET INV의 모양 변화에 대한 기생 Cap의 변화. #1: Bottom via, #2: fin height, #3: Middle via, #4: Bottom contact, #5: Top via, #6: Top contact

AI 본문요약
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문제 정의

[8]에 따르면 대표적인 파운더리인 TSMC에서 이후 3 나노미터 공정을 FinFET으로 설계한다고 발표하였다. [7-8]의 내용으로 말미암아 본 연구에서는 FinFET을 기반으로 한 CFET의 이해가 중요하다고 판단하여 본 연구를 진행한다.
뛰어난 성능을 갖는 트랜지스터라도 큰 기생성분의 영향을 받게 되어있다면 회로의 관점에서 좋지 않은 성능을 갖게 될 수 있다. 기존의 연구[7]에서는 기생성분 중 저항이 CFET의 성능에 큰 영향을 줄 것이라고 발표하였는데, 본 연구에서는 CFET의 기생 Cap이 상당함을 발표하며, 이를 줄이기 위해 어떤 대안을 찾을 수 있는지 알아본다. 여러 트랜지스터 구조들 중, 본 논문에서는 FinFET과 FinFET을 이용한 CFET 구조에 집중한다.
현재 사용되는 기술들로는 track 수를 줄이는 데에 한계가 왔다고 전망하며, 이로 인해 새 트랜지스터와 기술들을 차용하게 되면 상당한 구조상의 변화와 기생성분의 증감이 일어나리라 예측한다. 따라서 본 논문에서는 산업계에서 예측하는 만큼의 track 개수를 줄이기 위해 어떤 기술들이 필요한지 살펴보며, 특히 미래공정의 합리적인 대안으로 평가받는 BPR과 CFET이 track 개수 감소에 어떻게 기여하며 그 영향이 어떻게 되는지 자세히 분석한다.
본 논문에서는 3 나노미터와 이하의 미래공정에서 표준셀 설계를 위한 track과 기생성분간의 관계를 밝히고, 이를 위한 상호보완 FET(CFET)과 묻힌 전력망(BPR)이 어떻게 면적과 Track 개선 효과가 있는지를 분석하였다. 본 논문을 통하여 다음의 중요한 내용들을 밝힌다.
본 논문에서는 track 개수가 상당히 줄어드는 3 나노미터와 그 이후의 미래공정에서 트랜지스터와 표준셀 설계가 어떻게 이루어져야 하는지에 대해 track과 기생성분의 관점에서 연구한다. 현재 사용되는 기술들로는 track 수를 줄이는 데에 한계가 왔다고 전망하며, 이로 인해 새 트랜지스터와 기술들을 차용하게 되면 상당한 구조상의 변화와 기생성분의 증감이 일어나리라 예측한다.
표 3은 [7]에서 제안한 파라미터(표 1)들을 바탕으로 5T FinFET과 4T CFET의 기생 Cap을 비교한다. 본 연구에서는 Nanosheet이 아닌 fin을 적층시킨 CFET을 비교하며, 이는 서론에서 언급한 바와 같이 3나노미터 공정까지는 FinFET의 지속 가능성을 제시하는 참조문헌들에 근거한다[7, 8].
[15]에서는 세 가지 전력망 구조를 제안하여 해당하는 구조를 사용하였을 때에 VLSI 관점에서 IR-drop이 얼마나 발생하는지를 분석하였다. 본 연구에서는 [15]에서 제안하는 전력망 구조들이 합리적이라 판단하고, 이와 같은 전력망 구조를 형성할 때에 BPR 구조가 track 감소에 기여하기 위해 어떤 변화가 수반되어야 하는지를 알아본다. [15]에서 제안하는 3가지 전력 공급방식은 다음과 같다(그림 3).
3 나노미터 표준셀 설계를 위해 핵심이 되는 파라미터들은 표 1에 정리한다. 본 연구에서는 표준셀에서의 영향을 살펴보기 위해서 INV를 설계하여 비교하였다. 물리적 구조와 기생성분의 분석을 위해 GDSII layout을 설계하였으며, 이를 Synopsys Raphael을 통해 Cap을 추출하였다.

가설 설정

물리적 구조와 기생성분의 분석을 위해 GDSII layout을 설계하였으며, 이를 Synopsys Raphael을 통해 Cap을 추출하였다. 본 연구에서 표준셀 내에는 1개의 fin이 트랜지스터를 형성한다고 가정한다[7].

제안 방법

3 나노미터 이하의 공정에서 개선된 전력망 설계를 하기 위해 제안된 기술은 묻힌 전력망(Buried Power Rail, 이하 BPR)이다[12-15]. 현재 VLSI 설계에 있어 사용하는 전력망(Power Distribution Network, PDN) 구조는 칩 내 트랜지스터 위의 메탈을 이용하여 전압감소를 최소화 할 수 있는 망(Mesh) 구조를 만드는 것이다.
#1부터 #6까지 차례대로 Bottom via, fin height, middle via, bottom contact, top via, top contact의 Z-축 높이를 -6nm부터 +6nm까지 변화하고 그에 따른 전체 Cap의 변화를 보여준다. CFET 설계자가 추후 CFET을 설계할 때에 그림 6을 참조하여 가장 영향을 많이 주는 파라미터를 변경함으로서 더 나은 CFET을 설계할 수 있다. 가장 큰 영향을 주는 파라미터는 fin height(#2)이며, 차례대로 #6, #3, #4이다.
본 연구에서는 표준셀에서의 영향을 살펴보기 위해서 INV를 설계하여 비교하였다. 물리적 구조와 기생성분의 분석을 위해 GDSII layout을 설계하였으며, 이를 Synopsys Raphael을 통해 Cap을 추출하였다. 본 연구에서 표준셀 내에는 1개의 fin이 트랜지스터를 형성한다고 가정한다[7].
기존의 연구[7]에서는 기생성분 중 저항이 CFET의 성능에 큰 영향을 줄 것이라고 발표하였는데, 본 연구에서는 CFET의 기생 Cap이 상당함을 발표하며, 이를 줄이기 위해 어떤 대안을 찾을 수 있는지 알아본다. 여러 트랜지스터 구조들 중, 본 논문에서는 FinFET과 FinFET을 이용한 CFET 구조에 집중한다. [8]에 따르면 대표적인 파운더리인 TSMC에서 이후 3 나노미터 공정을 FinFET으로 설계한다고 발표하였다.

대상 데이터

그림 2는 track 개수가 변함에 따라 Cap이 얼마나 변하는지를 나타낸다. 기준이 되는 설계는 신호선을 위한 4T, VDD/VSS를 위해 2.5T를 갖는 6.5T 셀이다. 소형화가 아닌, track 개수에 따른 주요 변화는 다음과 같다.
본 연구의 분석을 위해 [7]에서 제안하는 3 나노미터 공정 설계를 위한 파라미터들을 사용하며, [7]에서 정확히 공개되지 않은 파라미터들은 [9-11]을 참조하여 설계하였다. 3 나노미터 표준셀 설계를 위해 핵심이 되는 파라미터들은 표 1에 정리한다.

성능/효과

5 나노미터에서 3 나노미터 공정으로 전환이 되면 기생성분의 관점에서 크게 3가지의 장점이 있게 된다. 1) 트랜지스터와 가장 가까이 위치하는 신호선의 선폭이 줄어들게 됨에 따라 생기는 기생성분의 감소(MP：metal pitch (nm), 28MP → 21MP), 2) 사용하는 fin 개수의 감소(2 → 1)에 따른 기생성분의 감소, 3) 설계하는 track 개수의 감소에 따른 기생성분의 감소, 1)과 2)는 공정 미세화로 이루는 기생성분의 감소인 반면, 3)은 설계자가 물리적 설계를 통해 이룰 수 있는 기생성분의 감소이다. 3 나노미터 이하의 공정에서 소형화가 아닌 설계를 통해 표준셀이 얼마나 적은 기생성분을 갖는지를 분석하는 것은 표준셀로 만들어진 회로 성능의 분석을 위해 중요하다.
특히, IN, ZN 등 signal net들의 Cap 감소는 아주 미미하다. 둘째, 5T에서 5T BPR로 전력공급 방식을 변화할 때에 VDD/VSS가 보는 Cap은 감소한다(약 2%). 이는 트랜지스터와 같은 높이에 위치하는 BPR이 M0 전력선에 비해 전반적으로 다른 구조물들에 의해 받는 영향이 감소함을 의미한다.
둘째, FinFET은 Weff=115nm 이지만, CFET은 Weff=130nm(65nm×2fin)으로 약 15nm이 더 크다.
그러나, fin height의 변화는 CFET의 성능 변화에 직결되므로 CFET의 전류구동과 기생성분의 변화를 잘 고려하여 설계해야 한다. 둘째, M0과 가까운 구성요소를 변화할 때에 전체적인 Cap의 변화도 일어난다. 이는 CFET의 기생성분이 M0과 많이 형성한다는 것을 의미한다.
첫째, 공정의 소형화가 아닌 설계상의 소형화로 표준셀의 Track 개수는 줄일 수 있지만, 그에 해당하는 기생 Cap은 면적만큼 감소하지 않는다. 둘째, 묻힌 전력망은 5T 이하의 표준셀 구조에서 Track 감소를 통한 면적 감소 및 신호선 연결 개선에 상당한 장점을 보인다. 그러나 면적 개선 만큼의 기생 Cap 감소는 발생하지 않는다.
둘째, 표준셀 내부의 net들은 그 물리적인 위치에 따라 다양한 주변 도체의 영향을 받는다. 이 결과로 해당 net이 보는 Cap이 더 감소하기도, 덜 감소하기도 한다.
이는 트랜지스터와 같은 높이에 위치하는 BPR이 M0 전력선에 비해 전반적으로 다른 구조물들에 의해 받는 영향이 감소함을 의미한다. 셋째, BPR 구조는 반드시 신호선에 긍정적인 영향을 준다고 말할 수 없다. 5T BPR 구조에서 IN의 Cap은 감소하지만 ZN의 Cap은 오히려 증가한다.
따라서 표 3과 같이 FinFET 대비 더 나은 CFET 표준셀을 설계하기 위해서는 상당한 소자기술의 발전이 동시에 이루어져야 함을 의미한다. 셋째, VSS net의 Cap 증가가 상당한 이유는 CFET의 구조에 근거한다. VSS에 해당하는 net은 CFET 구조의 한 중간에 위치하게 되어 상당한 Cap을 형성하게 된다.
그러나 면적 개선 만큼의 기생 Cap 감소는 발생하지 않는다. 셋째, 상호보완 FET은 4T 이하의 표준셀을 구현할 수 있지만, Z-축으로 증가하는 높이만큼 상당한(+18.0% 이상) 기생 Cap의 영향을 받는다. 이러한 기생성분의 증감에 가장 큰 영향을 주는 요소는 fin이며, 그다음으로는 신호선과 가까워지는 구조물일수록 기생성분의 증감에 큰 영향을 끼친다.
소형화가 아닌, track 개수에 따른 주요 변화는 다음과 같다. 첫째, track 1개를 줄이는 데에 따른 면적 감소는 약 17%지만, 그에 해당하는 Cap의 감소는 2～5%에 불과하다. 특히, 6.
본 논문을 통하여 다음의 중요한 내용들을 밝힌다. 첫째, 공정의 소형화가 아닌 설계상의 소형화로 표준셀의 Track 개수는 줄일 수 있지만, 그에 해당하는 기생 Cap은 면적만큼 감소하지 않는다. 둘째, 묻힌 전력망은 5T 이하의 표준셀 구조에서 Track 감소를 통한 면적 감소 및 신호선 연결 개선에 상당한 장점을 보인다.
이 실험에서 주목할 점들은 다음과 같다. 첫째, 면적의 감소가 약 -23%로 상당함에도 불구하고 6.5T에서 5T로 면적이 감소할 때 전체적인 Cap의 변화는 -1.5% 밖에 되지 않는다. 이는 II.
표 3의 비교는 Cap의 관점에서 주목해야 하는 다음의 결과들을 나타낸다. 첫째, 본 연구는 4T로 면적이 20% 줄어든 CFET INV가 5T FinFET보다 오히려 전체적으로 15.8% 증가한 표 3의 결과를 강조한다. 전체적인 표준셀의 Z-축 높이가 증가하기 때문에 CFET 설계를 통한 Cap의 감소는 기대하기 어렵다.

질의응답

핵심어	질문	논문에서 추출한 답변
	표준셀이란?	표준셀(Standard Cell)은 디지털 반도체 칩을 설계하는 데에 있어서 핵심적인 역할을 하는 논리회로이다. 표준셀은 논리 연산을 하는 다양한 게이트(e.
	소형화의 흐름을 유지하기 위해 MBCFET을 제외한 어떤 기술들이 산업계에서 나오고 있는가?	삼성에서는 MBCFET을 구현하여 미래공정에서 안정적인 소자를 구현하기 위한 시도를 발표하였다[2]. 이 밖에 Nanowire FET[3], Nanosheet FET[4], Forksheet[5]과 Complementary FET[6], Buried Power Rail[12] (BPR) 등, 발표되는 신기술들은 산업계에서 소형화를 지속하기 위해 이루어지는 노력을 다양하게 보여주고 있다.
	표준셀의 track 수가 줄어들게 되면 어떻게 되는가?	표준셀의 track 수가 줄어들게 되면, 이에 따라 전반적인 셀의 설계는 더 난해해지게 된다. 예를 들면, 7 나노미터 FinFET 공정의 경우에 한 표준셀은 각 트랜지스터 내에 2 fin씩 사용할 수 있다. 그러나, 5 나노미터 공정에서는 track 감소 및 소자 간격의 감소로 인해 1 fin만 사용할 수 있게 된다. 또한, 전반적으로 사용하는 track 개수가 줄어들게 됨에 따라 생기는 신호선 연결의 문제 등은 소형화에 따라 피할 수 없는 상황이다. 따라서, imec에서 제안하는 상호보완 FET(Complementary FET, 이하 CFET)은 지속하는 소형화의 흐름을 유지할 수 있는 합리적인 대안으로 평가받는다[7].

참고문헌 (15)

Intel's Revolutionary 22 nm Transistor Technology, Intel Newsroom, 2011.
Eun-Jung Yoon et al., "Sub 30 nm multibridge-channel MOSFET (MBCFET) with metal gate electrode for ultra high performance application," IEDM Technical Digest. IEEE International Electron Devices Meeting, 2004. DOI: 10.1109/IEDM.2004.1419244
Y. Jiang et al., "Nanowire FETs for low power CMOS applications featuring novel gate-all-around single metal FUSI gates with dual $\Phi$ m and VT tune-ability," 2008 IEEE International Electron Devices Meeting (IEDM), 2008. DOI: 10.1109/IEDM.2008.4796836
D. Jang et al., "Device Exploration of NanoSheet Transistors for Sub-7-nm Technology Node," IEEE Transactions on Electron Devices, vol.64, no.6, pp.2707-2713, 2017. DOI: 10.1109/TED.2017.2695455

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P. Weckx et al., "Novel forksheet device architecture as ultimate logic scaling device towards 2nm," 2019 IEEE International Electron Devices Meeting (IEDM), 2019. DOI: 10.1109/IEDM19573.2019.8993635
J. Ryckaert et al., "The Complementary FET (CFET) for CMOS scaling beyond N3," Symposium on VLSI Technology, 2018. DOI: 10.1109/VLSIT.2018.8510618
P. Schuddinck et al., "Device-, Circuit- & Blocklevel evaluation of CFET in a 4 track library," Symposium on VLSI Technology, 2019. DOI: 10.23919/VLSIT.2019.8776513
Metrology Challenges for Gate-All-Around 2020. https://semiengineering.com/metrology-challenges-for-gate-all-around/
S. Sinha et al., "Circuit design perspectives for Ge FinFET at 10nm and beyond," IEEE International Symposium on Quality Electronic Design (ISQED), 2015. DOI: 10.1109/ISQED.2015.7085398
Y. Kikuchi et al., "Electrical properties and TDDB performance of Cu interconnects using ALD Ta(Al)N barrier and Ru liner for 7nm node and beyond," IEEE International Interconnect Technology Conference / Advanced Metallization Conference (IITC/AMC), 2016. DOI: 10.1109/IITC-AMC.2016.7507696
C. Wu et al., "Conduction and Breakdown Mechanisms in Low-k Spacer and Nitride Spacer Dielectric Stacks in Middle of Line Interconnects," IEEE International Reliability Physics Symposium (IRPS), 2020. DOI: 10.1109/IRPS45951.2020.9128328
M. O. Hossen et al., "Power Delivery Network (PDN) Modeling for Backside-PDN Configurations With Buried Power Rails and ${\mu}$ TSVs," IEEE Transactions on Electron Devices, vol.67, no.1, pp.11-17, 2020. DOI: 10.1109/TED.2019.2954301

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J. Ryckaert et al., "Extending the roadmap beyond 3nm through system scaling boosters: A case study on Buried Power Rail and Backside Power Delivery," Electron Devices Technology and Manufacturing Conference (EDTM), 2019. DOI: 10.1109/EDTM.2019.8731234
A. Gupta et al., "High-Aspect-Ratio Ruthenium Lines for Buried Power Rail," IEEE International Interconnect Technology Conference (IITC), 2018. DOI: 10.1109/IITC.2018.8430415
D. Prasad et al., "Buried Power Rails and Back-side Power Grids: Arm(R) CPU Power Delivery Network Design Beyond 5nm," IEEE International Electron Devices Meeting (IEDM), 2019. DOI: 10.1109/IEDM19573.2019.8993617

표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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