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[국내논문] 인터포저의 디자인 변화에 따른 삽입손실 해석
Insertion Loss Analysis According to the Structural Variant of Interposer 원문보기

마이크로전자 및 패키징 학회지 = Journal of the Microelectronics and Packaging Society, v.28 no.4, 2021년, pp.97 - 101  

박정래 (강남대학교 전자패키지연구소) ,  정청하 (강남대학교 전자패키지연구소) ,  김구성 (강남대학교 전자패키지연구소)

초록
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본 연구에서는 실험 설계법을 통해 인터포저에서 Through Silicon Via (TSV) 및 Redistributed Layer (RDL)의 구조적 변형에 따른 삽입 손실 특성 변화를 확인하였다. 이때 3-요인으로 TSV depth, TSV diameter, RDL width를 선정하여, 구조적 변형을 일으켰을 때 400 MHz~20 GHz에서의 삽입 손실을 EM (Electromagnetic) tool Ansys HFSS(High Frequency Simulation Software)를 통해 확인하였다. 반응 표면법을 고려하였다. 그 결과 주파수가 높아질수록 RDL width의 영향이 감소하고 TSV depth와 TSV diameter의 영향이 증가하는 것을 확인했다. 또한 분석 범위 내에서 RDL width를 증가시키면서 TSV depth를 감소시키고 TSV diameter를 약 10.7 ㎛ 고정하는 것이 삽입 손실을 가장 최적화 시키는 결과가 관찰되었다.

Abstract ▼ AI-Helper 아이콘AI-Helper

In this study, Insertion loss according to the structural variant of interposer to Through Silicon Via (TSV) and Redistributed Layer (RDL) was studied through design of experiment. 3-Factors was considered as a variant, TSV depth, TSV diameter, RDL width with factor arrangement method and the respon...

Keyword

#TSV   #Interposer   #HBM   #RDL   #FEA  

표/그림 (13)

참고문헌 (10)

  1. H. Jun et al., "HBM (High Band wid th Memory) DRAM Technology and Architecture," 2017 IEEE International Memory Workshop (IMW), 1-4 (2017). 

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  3. JEDEC Standard High Bandwidth Memory (HBM) DRAM Specification JESD235 2013. 

  4. V. S. Rao et al., "TSV interposer fabrication for 3D IC packaging," 2009 11th Electronics Packaging Technology Conference, 431-437 (2019) 

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    상세보기 crossref

  6. T. S. Yoon, T. S. Kim, "Thermo-Mechanical Reliability of TSV based 3D-IC", J. Microelectron. Packag. Soc., 24(1), 35-43 (2017) 

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  7. D. U. Lee et al., "22.3 A 128Gb 8-High 512GB/s HBM2E DRAM with a Pseudo Quarter Bank Structure, Power Dispersion and an Instruction-Based At-Speed PMBIST," 2020 IEEE International Solid- State Circuits Conference - (ISSCC), 334-336 (2020) 

  8. C. Oh et al., "22.1 A 1.1V 16GB 640GB/s HBM2E DRAM with a Data-Bus Window-Extension Technique and a Synergetic On-Die ECC Scheme," 2020 IEEE International Solid-State Circuits Conference - (ISSCC), 330-332 (2020) 

  9. K. Hara, N. Hashimoto, H. Ito, et al. Active Si Interposer : Combination of Through-Si Vias and Redistribution. MRS Online Proceedings Library 970, 503 (2006). 

  10. H. J. Lau, 3D IC Integration and Packaging, pp. 11, McGraw-Hill Education (2016). 

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