[논문]CIE1931 색좌표계 변환의 최적화된 하드웨어 구현을 통한 색상 보정

김대운; 강봉순

doi:10.7471/ikeee.2021.25.1.10

CIE1931 색좌표계 변환의 최적화된 하드웨어 구현을 통한 색상 보정
Color Correction with Optimized Hardware Implementation of CIE1931 Color Coordinate System Transformation 원문보기

전기전자학회논문지 = Journal of IKEEE, v.25 no.1, 2021년, pp.10 - 14

김대운 (Dept. of Electronic Engineering, Dong-A University) , 강봉순 (Dept. of Electronic Engineering, Dong-A University)

초록
AI-Helper

본 논문에서는 기존 CIE1931 색 좌표계를 이용한 색상 보정 연산의 복잡성을 개선한 하드웨어를 제안한다. 기존 알고리즘은 연산 과정에서 큰 비트 수를 계산하기 위해 사용되는 4-Split Multiply 연산으로 인해 하드웨어가 커지는 단점이 있다. 제안하는 알고리즘은 기존 알고리즘의 정의된 R2X, X2R 연산을 미리 계산하여 하나의 행렬로 만들어 영상에 적용함으로써 연산량 감소와 하드웨어 크기 감소가 가능하다. Verilog로 설계된 하드웨어의 Xilinx 합성 결과를 비교함으로써 하드웨어 자원 감소와 4K 환경 실시간 처리를 위한 성능을 확인할 수 있다. 또한, FPGA 보드에서의 실행 결과를 제시함으로써 하드웨어 탑재 동작을 검증하였다.

Abstract ▼ AI-Helper

This paper presents a hardware that improves the complexity of the CIE1931 color coordinate algorithm operation. The conventional algorithm has disadvantage of growing hardware due to 4-Split Multiply operations used to calculate large bits in the computation process. But the proposed algorithm pre-calculates the defined R2X, X2R Matrix operations of the conventional algorithm and makes them a matrix. By applying the matrix to the images and improving the color, it is possible to reduce the amount of computation and hardware size. By comparing the results of Xilinx synthesis of hardware designed with Verilog, we can check the performance for real-time processing in 4K environments with reduced hardware resources. Furthermore, this paper validates the hardware mount behavior by presenting the execution results of the FPGA board.

주제어

표/그림 (6)

그림 Fig. 1. Comparison among result images of algorithm. 그림 1. 알고리즘 결과 영상 비교
그림 Fig. 2. Result of converting color gamut. 그림 2. 색역 변환 결과
그림 Fig. 3. Split multiplier computation. 그림 3. Split-multiplier 연산
그림 Fig. 4. Proposal hardware. 그림 4. 제안하는 하드웨어
그림 Fig. 5. Verification using FPGA board. 그림 5. FPGA 보드 구현을 통한 검증
표 Table 1. Xilinx synthetic result of previous & proposal hardware. 표 1. 하드웨어 수정 전후의 Xilinx 합성 결과

AI 본문요약
AI-Helper

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문제 정의

본 논문에서는 CIE1931 색 좌표계 연산 알고리 즘의 많은 연산량으로 인해 하드웨어의 크기가 커 지는 단점을 개선한 연산 방법을 제안하였다. 기존 알고리즘의 정의된 R2X, X2R Matrix 연산을 하나의 행렬 연산으로 만들었고, 그 결과 기존에 사용된 Split 연산의 사용 빈도가 감소되었다.
본 논문에서는 이러한 단점을 개선하기 위해 기존 CIE1931 색 좌표계 변환 알고리즘의 RGB to XYZ, XYZ to RGB 행렬 계산을 하나의 행렬로 합 쳐 비트 크기와 연산량을 감소시키는 방법을 제안 한다. 그 결과 기존 알고리즘으로 표현 가능한 색 역을 모두 표현했고, 하드웨어 구현 시 4K 환경 실 시간 처리를 위한 속도를 유지하며 연산에 사용되는 게이트 수는 약 70% 감소시킬 수 있었다.
이 중, 다양한 매개변수를 구하는 수식을 사용하는 톤 매 핑과 영상을 픽셀 단위로 나눠 연산하는 히스토그 램 평활화는 많은 연산량이 요구된다. 본 논문에서는 행렬 곱셈만을 사용하여 비교적 적은 연산량이 요구되는 CIE1931 색 좌표계 알고리즘의 사용을 제안한다.

제안 방법

Xilinx 합성 이후 제안하는 하드웨어를 그림 5와 같이 FPGA 보드에 탑재하고 C언어로 구현된 플랫폼에 연결하여 영상 처리 결과를 확인해보았다. 그 림의 상단에는 안개 제거 알고리즘을 거친 입력 영 상[10]과 출력 영상이 디스플레이된다.
본 논문의 구성은 다음과 같다. 기존 알고리즘과 개선된 알고리즘 연산에 대해 설명하고, 제안하는 하드웨어 구조를 소개한다. 또한, Xilinx 합성 결과와 FPGA 보드에서의 실행 결과를 제시함으로써 성능을 평가한다
기존 알고리즘과 개선된 알고리즘 연산에 대해 설명하고, 제안하는 하드웨어 구조를 소개한다. 또한, Xilinx 합성 결과와 FPGA 보드에서의 실행 결과를 제시함으로써 성능을 평가한다
본 논문에서 제안한 하드웨어는 Verilog 언어로 설계했고 Modelsim으로 검증하였다. FPGA 구현 을 위해 Xilinx 사의 xc7z045-2ffg900 칩이 포함된 보드를 이용했다.
기존 알고리즘의 정의된 R2X, X2R Matrix 연산을 하나의 행렬 연산으로 만들었고, 그 결과 기존에 사용된 Split 연산의 사용 빈도가 감소되었다. 제안하는알고리즘은 하드웨어 구현을 위해 Verilog 언어로 작성되었으며, FPGA 환경의 구현을 위해 Xilinx 사의 xc7z045-2ffg900 칩이 포함된 보드를 사용하였다. Xilinx 합성 결과는 기존 하드웨어 대비 전체 약 70% 감소된 자원을 사용하였고, 최대 동작 주파 수는 315.

대상 데이터

본 논문에서 제안한 하드웨어는 Verilog 언어로 설계했고 Modelsim으로 검증하였다. FPGA 구현 을 위해 Xilinx 사의 xc7z045-2ffg900 칩이 포함된 보드를 이용했다. 표 1과 2를 통해 기존 하드웨어 와 제안하는 하드웨어의 Xilinx 합성 결과를 비교 할 수 있다.
제안하는 알고리즘은 정수부 3bit, 소수부 16bit로 총 19bit인 계수들이 사용된다. 계수 하나의 크기는 기존보다 크지만 이미 계산되었기 때문에 사용되는 계수는 총 9개이다. 계수가 연산에서 여러 번 사용되는 기존 알고리즘은 곱셈 이후의 다른 계수 계산의 정확성을 위해 큰 비트를 계속 사 용한다.
계산된 하나의 행렬을 사용할 경우 기존 알고리즘보다 적은 연 산량이 요구된다. 제안하는 알고리즘은 정수부 3bit, 소수부 16bit로 총 19bit인 계수들이 사용된다. 계수 하나의 크기는 기존보다 크지만 이미 계산되었기 때문에 사용되는 계수는 총 9개이다.

이론/모형

그림 4는 제안하는 하드웨어에서 사용되는 연산 을 나타냈다. 기존 알고리즘에서는 Split/4-SplitMultiplier가 각각 9개씩 사용되고 6개의 2-Split Adder가 사용되었지만, 제안하는 알고리즘에서는 9개의 2-Split Multiplier만 사용된다. 또한, 기존 알 고리즘의 8bit의 입력 RGB와 16bit의 R2X/X2R 계 수들의 Split/4-Split Multiplier 계산 결과는 35bit 사용되었지만 수정 후에는 8bit RGB, 미리 계산된 19bit 계수들의 Split Multiplier 계산 결과 27bit만 사용되었다.

성능/효과

제안하는알고리즘은 하드웨어 구현을 위해 Verilog 언어로 작성되었으며, FPGA 환경의 구현을 위해 Xilinx 사의 xc7z045-2ffg900 칩이 포함된 보드를 사용하였다. Xilinx 합성 결과는 기존 하드웨어 대비 전체 약 70% 감소된 자원을 사용하였고, 최대 동작 주파 수는 315.856MHz로 4K UHD 표준인 3840×2160 환경에서 실시간 처리가 가능하다. 또한, FPGA 보 드에 제안하는 하드웨어를 탑재하여 실행한 결과 정상 동작함을 확인하였다.
본 논문에서는 이러한 단점을 개선하기 위해 기존 CIE1931 색 좌표계 변환 알고리즘의 RGB to XYZ, XYZ to RGB 행렬 계산을 하나의 행렬로 합 쳐 비트 크기와 연산량을 감소시키는 방법을 제안 한다. 그 결과 기존 알고리즘으로 표현 가능한 색 역을 모두 표현했고, 하드웨어 구현 시 4K 환경 실 시간 처리를 위한 속도를 유지하며 연산에 사용되는 게이트 수는 약 70% 감소시킬 수 있었다.
본 논문에서는 CIE1931 색 좌표계 연산 알고리 즘의 많은 연산량으로 인해 하드웨어의 크기가 커 지는 단점을 개선한 연산 방법을 제안하였다. 기존 알고리즘의 정의된 R2X, X2R Matrix 연산을 하나의 행렬 연산으로 만들었고, 그 결과 기존에 사용된 Split 연산의 사용 빈도가 감소되었다. 제안하는알고리즘은 하드웨어 구현을 위해 Verilog 언어로 작성되었으며, FPGA 환경의 구현을 위해 Xilinx 사의 xc7z045-2ffg900 칩이 포함된 보드를 사용하였다.
표 1과 2를 통해 기존 하드웨어 와 제안하는 하드웨어의 Xilinx 합성 결과를 비교 할 수 있다. 기존 하드웨어에서 4,425개의 레지스터 와 7,058개의 LUT를 사용한 반면[8], 제안하는 하 드웨어에서 사용된 레지스터와 LUT는 각각 991개, 2,372개로 하드웨어 자원을 약 70% 절약할 수 있었다. 최대 동작 주파수는 기존 하드웨어 대비 약 0.
856MHz로 4K UHD 표준인 3840×2160 환경에서 실시간 처리가 가능하다. 또한, FPGA 보 드에 제안하는 하드웨어를 탑재하여 실행한 결과 정상 동작함을 확인하였다.
기존 알고리즘에서는 Split/4-SplitMultiplier가 각각 9개씩 사용되고 6개의 2-Split Adder가 사용되었지만, 제안하는 알고리즘에서는 9개의 2-Split Multiplier만 사용된다. 또한, 기존 알 고리즘의 8bit의 입력 RGB와 16bit의 R2X/X2R 계 수들의 Split/4-Split Multiplier 계산 결과는 35bit 사용되었지만 수정 후에는 8bit RGB, 미리 계산된 19bit 계수들의 Split Multiplier 계산 결과 27bit만 사용되었다.
수정한 알고리즘에서 같은 입력 영상을 넣고Verilog 출력과 Matlab 출력을 비교하여 일치함을 확인하였다.
(b)와 (c) 영상의 색상 차이는 하늘과 건물 등 에서 확인할 수 있다. 알고리즘 적용 전에 비해 색 역이 확장되어 다양한 색 표현이 가능해졌고, 부족 한 색을 보완하여 본래 물체의 색에 더 가깝게 표 현되었다.

참고문헌 (10)

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J. W. Lee and S. H. Hong, "Real-time Haze Removal Method using Brightness Transformation based on Atmospheric Scatter Coefficient Rate and Local Histogram Equalization," Journal of Korea Multimedia Society, vol.19, no.1, pp.10-21, 2016. DOI: 10.9717/kmms.2016.19.1.010

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H. S. Cho, G. J. Kim, K. H. Jang, S. M. Lee and B. S. Kang, "Color Image Enhancement Based on Adaptive Nonlinear Curves of Luminance Features," JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE, vol.15, no.1, pp.60-67, 2015. DOI: 10.5573/JSTS.2015.15.1.060

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S. M. Lee, S. W. Park and B. S. Kang, "Hardware implementation of CIE1931 color coordinate system transformation for color correction," j.inst. Korean.electr.electron.eng, vol.24, no.2, pp.502-506, 2020. DOI: 10.7471/ikeee.2020.24.2.502

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S. M. Lee, D. Ngo and B. S. Kang, "Nonlinear model for estimating depth map of haze removal," j.inst.Korean.electr.electron.eng, vol.24, no.2, pp. 492-496, 2020. DOI: 10.7471/ikeee.2020.24.2.492

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D. Ngo, G. D. Lee and B. S. Kang, "Improved Color Attenuation Prior for Single-Image Haze Removal," Appl. Sci., vol.9, No.19, 2019. DOI: 10.3390/app9194011

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저자의 다른 논문 :

표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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