[논문]시간영역 비교기를 이용한 ZQ 보정회로 설계

이상훈; 이원영

doi:10.13067/jkiecs.2021.16.3.417

시간영역 비교기를 이용한 ZQ 보정회로 설계
Design of ZQ Calibration Circuit using Time domain Comparator 원문보기

한국전자통신학회 논문지 = The Journal of the Korea Institute of Electronic Communication Sciences, v.16 no.3, 2021년, pp.417 - 422

이상훈 (서울과학기술대학교) , 이원영 (서울과학기술대학교 전자IT미디어공학과)

초록
AI-Helper

본 논문에서는 시간영역 비교기를 응용한 ZQ 보정회로를 제안한다. 제안하는 비교기는 VCO기반으로 설계되었으며 전력소모를 감소시키기 위해 추가적인 클록 발생기를 사용하였다. 제안한 비교기를 사용하여 참조 전압과 PAD 전압을 낮은 1 LSB 전압 단위로 비교하여 추가적인 오프셋 보정과정을 생략할 수 있었다. 제안하는 시간영역 비교기 기반의 ZQ 보정회로는 1.05 V 및 0.5 V 공급전압의 65 nm CMOS공정으로 설계되었다. 제안한 클록 발생기를 통해 단일 시간영역 비교기 대비 37 %의 전력소모가 감소하였으며 제안하는 ZQ 보정 회로를 통해 최대 67.4 %의 mask margin을 증가시켰다.

Abstract ▼ AI-Helper

In this paper, a ZQ calibration using a time domain comparator is proposed. The proposed comparator is designed based on VCO, and an additional clock generator is used to reduce power consumption. By using the proposed comparator, the reference voltage and the PAD voltage were compared with a low 1 LSB voltage, so that the additional offset cancelation process could be omitted. The proposed time domain comparator-based ZQ calibration circuit was designed with a 65nm CMOS process with 1.05V and 0.5V supply voltages. The proposed clock generator reduces power consumption by 37% compared to a single time domain comparator, and the proposed ZQ calibration increases the mask margin by up to 67.4%.

주제어

표/그림 (11)

그림 그림 1. 제안하는 ZQ 보정회로의 블록 및 타이밍 다이어그램 Fig. 1 Block and timing diagram of the proposed ZQ calibration engine
그림 그림 2. 시간영역 비교기의 블록 다이어그램 Fig. 2 Block diagram of time domain comparator
그림 그림 3. 시간영역 비교기의 타이밍 다이어그램 Fig. 3 Timing diagram of time domain comparator
그림 그림 4. 제안하는 VCO의 회로도 Fig. 4 Schematic of the proposed VCO
그림 그림 5. 제안하는 클록 발생기의 회로도 Fig. 5 Schematic of the proposed clock generator
그림 그림 6. 제안하는 클록 발생기의 타이밍 다이어그램 Fig. 6 Timing diagram of the proposed clock generator
그림 그림 7. 3 비트 업/다운 카운터 Fig. 7 3-bit UP/DOWN counter
그림 그림 8. 3 비트 카운터의 타이밍 다이어그램 Fig. 8 Timing diagram of 3-bit counter
그림 그림 9. ZQ 보정회로 유무에 따른 pull-down 레지스턴스 (a) -40 oC (b) 170 oC Fig. 9 Pull-down resistance without and with ZQ calibration (a) -40 oC , (b) 170 oC
그림 그림 10. SS/170 oC에서의 ZQ 보정회로 유무에 따른 driver eye 다이어그램 Fig. 10 Eye diagram of driver without and with ZQ calibration in SS/170 oC condition
표 표 1. ZQ 보정회로 유무에 따른 프로세스 별 mask margin Table 1. Mask margin without and with calibration by process

참고문헌 (7)

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상세보기
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상세보기
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상세보기
JEDEC Standard LPDDR5 SDRAM specification, JESD209-5A, Dec. 2018.

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표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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