[논문]12-비트 10-MS/s CMOS 파이프라인 아날로그-디지털 변환기

조세현; 정호용; 도원규; 이한열; 장영찬

doi:10.7471/ikeee.2021.25.2.302

12-비트 10-MS/s CMOS 파이프라인 아날로그-디지털 변환기
12-bit 10-MS/s CMOS Pipeline Analog-to-Digital Converter 원문보기

전기전자학회논문지 = Journal of IKEEE, v.25 no.2, 2021년, pp.302 - 308

조세현 (Department of Electronic Engineering, Graduate School, Kumoh National Institute of Technology) , 정호용 (Department of Electronic Engineering, Graduate School, Kumoh National Institute of Technology) , 도원규 (Department of Electronic Engineering, Graduate School, Kumoh National Institute of Technology) , 이한열 (Department of Electronic Engineering, Graduate School, Kumoh National Institute of Technology) , 장영찬 (Department of Electronic Engineering, Graduate School, Kumoh National Institute of Technology)

초록
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본 논문에서는 영상 처리용 12-비트의 10-MS/s 파이프라인 아날로그-디지털 변환기(ADC: analog-to-digital converter)가 제안된다. 제안된 ADC는 샘플-홀드 증폭기, 3개의 stage, 3-비트 플래시 ADC, 그리고 digital error corrector로 구성된다. 각 stage는 4-비트 flash ADC와 multiplying digital-to-analog ADC로 구성된다. 고해상도의 ADC를 위해 제안된 샘플-홀드 증폭기는 gain boosting을 이용하여 전압 이득을 증가시킨다. 제안된 파이프라인 ADC는 1.8V 공급전압을 사용하는 180nm CMOS 공정에서 설계되었고 차동 1V 전압을 가지는 1MHz 사인파 아날로그 입력신호에 대해 10.52-비트의 유효 비트를 가진다. 또한, 약 5MHz의 나이퀴스트 사인파 입력에 대해 측정된 유효비트는 10.12 비트이다.

Abstract ▼ AI-Helper

A 12-bit 10-MS/s pipeline analog-to-digital converter (ADC) is proposed for image processing applications. The proposed pipeline ADC consists of a sample and hold amplifier, three stages, a 3-bit flash analog-to-digital converter, and a digital error corrector. Each stage is operated by using a 4-bit flash ADC (FADC) and a multiplying digital-to-analog converter (MDAC). The proposed sample and hold amplifier increases the voltage gain using gain boosting for the ADC with high resolution. The proposed pipelined ADC is designed using a 180-nm CMOS process with a supply voltage of 1.8 and it has an effective number of bit (ENOB) of 10.52 bits at sampling rate of 10MS/s for a 1-Vpp differential sinusoidal analog input with frequency of 1 MHz. The measured ENOB is 10.12 bits when the frequency of the sinusoidal analog input signal is a Nyquist frequency of approximately 5 MHz.

주제어

표/그림 (13)

그림 Fig. 1. Block diagram of pipelined ADC. 그림 1. 파이프라인 ADC의 블록도
그림 Fig. 2. Timing diagram of pipelined ADC. 그림 2. 파이프라인 ADC의 타이밍도
그림 Fig. 3. Block diagram of SHA. 그림 3. SHA의 블록도
그림 Fig. 4. Gain boosting amplifier circuit diagram. 그림 4. Gain boosting amplifier 회로도
그림 Fig. 5. Gain boosting amplifier simulation result. 그림 5. Gain boosting amplifier 시뮬레이션 결과
그림 Fig. 6. FADC (a) block diagram (b) flow diagram. 그림 6. FADC (a) 블록도 (b) 흐름도
그림 Fig. 7. Comparator (a) pre-amplifier (b) latch. 그림 7. 비교기 (a) 프리앰프 (b) 래치
그림 Fig. 8. MDAC circuit diagram. 그림 8. MDAC 회로도
그림 Fig. 9. Transfer curve of residue voltage of each stage. 그림 9. 각 스테이지의 잔류 전압의 전달 특성
그림 Fig. 10. Circuit diagram of rail-to-ratil OP amplifier. 그림 10. Rail-to-ratil OP amplifier의 회로도
그림 Fig. 11. Fabricated chip (a) layout (b) photograph. 그림 11. 제작된 칩 (a) 레이아웃 (b) 사진
그림 Fig. 12. Measured output spectrum (a) low frequency (b) Nyquist frequency. 그림 12. 출력 스펙트럼 측정 (a) 저주파수 (b) 나이퀴스트 주파수
그림 Fig. 13. Measured static performance (a) DNL (b) INL. 그림 13. 측정 정적 특성 (a) DNL (b) INL

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