$\require{mediawiki-texvc}$

연합인증

연합인증 가입 기관의 연구자들은 소속기관의 인증정보(ID와 암호)를 이용해 다른 대학, 연구기관, 서비스 공급자의 다양한 온라인 자원과 연구 데이터를 이용할 수 있습니다.

이는 여행자가 자국에서 발행 받은 여권으로 세계 각국을 자유롭게 여행할 수 있는 것과 같습니다.

연합인증으로 이용이 가능한 서비스는 NTIS, DataON, Edison, Kafe, Webinar 등이 있습니다.

한번의 인증절차만으로 연합인증 가입 서비스에 추가 로그인 없이 이용이 가능합니다.

다만, 연합인증을 위해서는 최초 1회만 인증 절차가 필요합니다. (회원이 아닐 경우 회원 가입이 필요합니다.)

연합인증 절차는 다음과 같습니다.

최초이용시에는
ScienceON에 로그인 → 연합인증 서비스 접속 → 로그인 (본인 확인 또는 회원가입) → 서비스 이용

그 이후에는
ScienceON 로그인 → 연합인증 서비스 접속 → 서비스 이용

연합인증을 활용하시면 KISTI가 제공하는 다양한 서비스를 편리하게 이용하실 수 있습니다.

극저온 식각장비용 정전척 쿨링 패스 온도 분포 해석
Temperature Analysis of Electrostatic Chuck for Cryogenic Etch Equipment 원문보기

반도체디스플레이기술학회지 = Journal of the semiconductor & display technology, v.20 no.2, 2021년, pp.19 - 24  

두현철 (명지대학교 전자공학과) ,  홍상진 (명지대학교 전자공학과)

Abstract AI-Helper 아이콘AI-Helper

As the size of semiconductor devices decreases, the etching pattern becomes very narrow and a deep high aspect ratio process becomes important. The cryogenic etching process enables high aspect ratio etching by suppressing the chemical reaction of reactive ions on the sidewall while maintaining the ...

주제어

참고문헌 (14)

  1. M. Lapedus, "Cryogenic Etch Re-Emerges", Semiconductor Engineering, Sept. 20th, 2018. 

  2. S. Aachboun, P. Ranson, C. Hilbert, and M. Boufnichel, "Cryogenic Etching of Deep Narrow Trenches in Silicon", J. Vac. Sci. Technol. A, Vol. 18, No. 4, pp. 1848-1852, 2000. 

  3. M. W. Pruessner, W. S. Rabinovich, T. H. Stievater, D. Park, and J. Baldwin, "Cryogenic Etch Process Development for Profile Control of High Aspect-Ratio Submicron Silicon Trenches", J. Vac. Sci. Technol. B, Vol. 25, No. 1, pp. 21-28, 2007. 

  4. L. Weidenfeller, M. Hofmann, S. Supreeti, S. Mechold, M. Holz, C. Reuter, E. Manske, W. W. Rangelow, "Cryogenic Etch for Pattern Transfer into Silicon of Mix-and-Match Structured Resist Layers", Microelectronic Eng., Vol. 227, p. 111325, 2020. 

  5. S. Aachboun, P. Ranson, C. Hilbert, and M. Boufnichel, "Cryogenic Etching of Deep Narrow Trenches in Silicon", J. Vac. Sci. Technol. A, Vol. 18, No. 4, pp. 1848-1852, 2000. 

  6. Y Tang, A Sandoughsaz, K. J. Owen, K. Najafi, "Ultra Deep Reactive Ion Etching of High Aspect-Ratio and Thick Silicon Using a Ramped-Parameter Process", Journal of Microelectromechanical Systems, Vol. 27, No. 4, pp. 1-13, 2018. 

  7. S. Patel and R. Mitchell, "Cryogenic Cooled Rotatable Electrostatic Chuck", U.S. Patent 2019/0181028 A1, Jun. 13, 2019. 

  8. Y. Momiyama, H. Sasaki, "Cryogenic electrostatic chuck", U.S. Patent 2020/0312694 A1, Oct. 1, 2020. 

  9. C. Lee, S. Byun, C. Song, S. Jeong, and D. Han, "Method of Etching at Low Temperature and Plasma Etching Apparatus", U.S. Patent 2019/0385860 A1, Dec. 19, 2019. 

  10. D. H. Kim, K. S. Kim, "A Study on Electrostatic Chuck Cooling by Ceramic Dielectric Material and Coolant path", Journal of the Semiconductor & Display Technology, Vol. 17, No. 3, pp. 85-89, 2018. 

  11. K. M. Jang, K. S. Kim, "A Study on Temperature Characteristics according to Ceramic Material Stacking Sequence of Electrostatic Chuck Surface", Journal of the Semiconductor & Display Technology, Vol. 16, No. 3, pp. 116-120, 2017. 

  12. H. Kersten, H. Deutsch, H. Steffen, G. M. W. Kroesen, R. Hippler "The energy balance at substrate surfaces during plasma processing", Vacuum, Vol. 63, No. 3, pp. 385-431, 2001. 

  13. Y-D. Lim, D-Y. Lee, W.J. Yoo, "Temperature of a Semiconducting Substrate Exposed to an Inductively Coupled Plasma", Journal of the Korean Physical Society, Vol. 59, No. 2, pp. 262-270, 2011. 

  14. Z. Liu, B. He, F. Meng, Q. Bao, Y. Sun, S. Sun, G. Zhou, X. Cao, H. Xin, "Contact etch process optimization for RF process wafer edge yield improvement", Journal of Semiconductor, Vol. 40, No. 12, 2019. 

저자의 다른 논문 :

섹션별 컨텐츠 바로가기

AI-Helper ※ AI-Helper는 오픈소스 모델을 사용합니다.

AI-Helper 아이콘
AI-Helper
안녕하세요, AI-Helper입니다. 좌측 "선택된 텍스트"에서 텍스트를 선택하여 요약, 번역, 용어설명을 실행하세요.
※ AI-Helper는 부적절한 답변을 할 수 있습니다.

선택된 텍스트

맨위로