[논문]SiC 전력반도체의 병렬 구동 시 전류 불균형을 최소화하는 Mezzanine 구조의 방열일체형 스위칭 모듈 개발

이정호; 민성수; 이기영; 김래영

doi:10.6113/tkpe.2023.28.1.39

SiC 전력반도체의 병렬 구동 시 전류 불균형을 최소화하는 Mezzanine 구조의 방열일체형 스위칭 모듈 개발
Development of Switching Power Module with Integrated Heat Sink and with Mezzanine Structure that Minimizes Current Imbalance of Parallel SiC Power Semiconductors 원문보기

전력전자학회 논문지 = The Transactions of the Korean Institute of Power Electronics, v.28 no.1, 2023년, pp.39 - 47

이정호 (Dept. of Electrical Engineering, HYPEC-EPECS Lab, Hanyang University) , 민성수 (Dept. of Electrical Engineering, HYPEC-EPECS Lab, Hanyang University) , 이기영 (Dept. of Electrical Engineering, Gyeongsang National University) , 김래영 (Dept. of Electrical Bio-Engineering, Hangyang University)

Abstract ▼ AI-Helper

This paper applies a structural technique with uniform parallel switch characteristics in gates and power loops to minimize the ringing and current imbalance that occurs when a general discrete package (TO-247)-based power semiconductor device is operated in parallel. Also, this propose a heat sink integrated switching module with heat sink design flexibility and high power density. The developed heat dissipation-integrated switching module verifies the symmetry of the parasitic inductance of the parallel switch through Q3D by ansys and the validity of the structural technique of the parallel switch using the LLC resonant converter experiment operating at a rated capacity of 7.5 kW.

주제어

표/그림 (17)

그림 Fig. 1. Resonant loop formed between the gate driver and mosfet during (a) turn on (b) turn off.
그림 Fig. 2. DPT simulation model of half bridge parallel SiC MOSFETs.
그림 Fig. 3. DPT waveform of paralleled SiC MOSFETs with power loop mismatch about about (a), (b), (c) turn off, (d), (e), (f) turn on.
그림 Fig. 4. DPT waveform of paralleled SiC MOSFETs with gate loop mismatch about (a), (b), (c) turn off, (d), (e), (f) turn on.
그림 Fig. 5. Parallel switch half-bridge layout with the proposed (a) 4pin switch, (b) 3pin switch structural method.
그림 Fig. 6. The power loop plane with the proposed structural method. (a) Top layer, (b) Bottom layer.
그림 Fig. 7. The six-layer pcb proposed structural method and vertical lattice loop structure. (a) Top layer (b) Bottom layer (c) 3D model.
그림 Fig. 8. Design procedures for developing the proposed switching module
표 TABLE I POWER LOOP INDUCTANCE ACCORDING TO THE PROPOSED PARALLEL SWITCH STRUCTURE
그림 Fig. 9. The layout of the proposed parallel half-bridge in consideration of switch heat dissipation. (a) Top view, (b) Side view.
그림 Fig. 10. Switch heatsink design.
그림 Fig. 11. Housing 3D modeling case(a), case(b) and flow distribution (c), (d) of 3D modeling case.
그림 Fig. 12. Combined heat sink integral switching module.
그림 Fig. 13. Developed switching module (a) top layer, (b) bottom layer, (c) right side view, (d) left side view.
그림 Fig. 14. 7.5kW LLC resonant converter.
그림 Fig. 15. Parallel switch Vgs, Vds, Ids waveform of (a) stable state, (b) Turn-off, (c) Turn-on
표 TABLE II LLC RESONANT CONVERTER SYSTEM PARAMETER

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