[논문]하이브리드 MOSFET-CNTFET 기반 SRAM 디자인 방법에 관한 연구

조근호

doi:10.7471/ikeee.2023.27.1.65

하이브리드 MOSFET-CNTFET 기반 SRAM 디자인 방법에 관한 연구
A Study on the Design Method of Hybrid MOSFET-CNTFET based SRAM 원문보기

전기전자학회논문지 = Journal of IKEEE, v.27 no.1, 2023년, pp.65 - 70

조근호 (Department of Electronic Engineering, Seokyeong University)

초록
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높은 캐리어 이동도, 큰 포화 속도, 낮은 고유 정전 용량, 유연성, 그리고 투명성을 장점으로 가진 CNTFET(Carbon NanoTube Field Effect Transistor) 10,000개 이상을 현존하는 반도체 디자인 절차와 공정 프로세서를 활용하여 하나의 반도체 칩에 집적하는데 성공하였다. 제작된 반도체 칩의 3차원 다층 구조와 다양한 CNTFET 생산 공정 연구는 기존 MOSFET과 CNTFET를 하나의 반도체 칩에 함께 사용하는 hybrid MOSFET-CNTFET 반도체 칩 제작에 대한 가능성을 보여주고 있다. 본 논문에서는 hybrid MOSFET-CNTFET을 활용한 6T binary SRAM을 디자인하는 방법에 대해 논하고자 한다. 기존 MOSFET SRAM 또는 CNTFET SRAM 디자인 방법을 활용하여 hybrid MOSFET-CNTFET SRAM을 디자인 하는 방법을 소개하고 그 성능을 기존 MOSFET SRAM 그리고 CNTFET SRAM과 비교하고자 한다.

Abstract ▼ AI-Helper

More than 10,000 Carbon NanoTube Field Effect Transistors (CNTFETs), which have advantages such as high carrier mobility, large saturation velocity, low intrinsic capacitance, flexibility, and transparency, have been successfully integrated into one semiconductor chip using conventional semiconductor design procedures and manufacturing processes. Three-dimensional multilayer structure of the CNTFET semiconductor chip and various CNTFET manufacturing process research increase the possibility of making the hybrid MOSFET-CNTFET semiconductor chip which combines conventional MOSFETs and CNTFETs together in a semiconductor chip. This paper discusses a methodology to design 6T binary SRAM using hybrid MOSFET-CNTFET. By utilizing the existing MOSFET SRAM or CNTFET SRAM design method, we will introduce a method of designing a hybrid MOSFET-CNTFET SRAM and compare its performance with the conventional MOSFET SRAM and CNTFET SRAM.

주제어

표/그림 (6)

그림 Fig. 1. Microprocessor built from CNTFET [13]. 그림 1. CNTFET으로 제작된 마이크로프로세서 [13]
그림 Fig. 2. (a) Conventional Deposition of CNTs [5] (b) Deposition of CNTs by Injet-Printing [14]. 그림 2. (a) 전통적인 탄소나노튜브들의 배치 [5] (b) 잉크젯 프린팅에 의한 탄소나노튜브들의 배치 [14]
그림 Fig. 3. Hybird MOSFET-CNTFET SRAM Cell. 그림 3. 하이브리드 MOSFET-CNTFET SRAM 셀
그림 Fig. 4. Voltage on node ‘nq’ depending on MN4/MN2 Ratio. 그림 4. MN4/MN2 비율에 따른 ‘nq’ 노드 전압
그림 Fig. 5. Voltage on node ‘q’ depending on MP5/MN1 Ratio. 그림 5. MP5/MN1 비율에 따른 ‘q’ 노드 전압
표 Table 1. Delay, Power, and PDP of all MOSFET SRAM, all CNTFET SRAM, and hybrid SRAM. 표 1. all MOSFET SRAM, all CNTFET SRAM, 그리고 하이브리드 SRAM의 Delay, Power, 그리고 PDP

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