[논문]ChatGPT을 활용한 디지털회로 설계 능력에 대한 비교 분석

남기훈

doi:10.17703/jcct.2023.9.6.967

초록
AI-Helper

최근에는 다양한 플랫폼 서비스가 인공지능을 활용하여 제공되고 있으며, 그 중 하나로 ChatGPT는 대량의 데이터를 자연어 처리하여 자가 학습 후 답변을 생성하는 역할을 수행하고 있다. ChatGPT는 IT 분야에서 소프트웨어 프로그래밍 분야를 포함하여 다양한 작업을 수행할 수 있는데, 특히 프로그램을 대표하는 C언어를 통해 간단한 프로그램을 생성하고 에러를 수정하는데 도움을 줄 수 있다. 이러한 능력을 토대로 C언어를 기반으로 만들어진 하드웨어 언어인 베릴로그 HDL도 ChatGPT에서 원활한 생성이 예상되지만, 베릴로그 HDL의 합성은 명령문들을 논리회로 구조 형태로 생성하는 것이기에 결과물들의 정상적인 실행 여부를 확인해야 한다. 본 논문에서는 용이한 실험을 위해 규모가 적은 논리회로들을 선택하여 ChatGPT에서 생성된 디지털회로와 인간이 만든 회로들의 결과를 확인하려 한다. 실험 환경은 Xilinx ISE 14.7로 모듈들을 모델링하였으며 xc3s1000 FPGA칩을 사용하여 구현하였다. 구현된 결과물을 FPGA의 사용 면적과 처리 시간을 각각 비교 분석함으로써 ChatGPT의 생성물과 베릴로그 HDL의 생성물의 성능을 비교하였다.

Abstract ▼ AI-Helper

Recently, a variety of AI-based platform services are available, and one of them is ChatGPT that processes a large quantity of data in the natural language and generates an answer after self-learning. ChatGPT can perform various tasks including software programming in the IT sector. Particularly, it...

Recently, a variety of AI-based platform services are available, and one of them is ChatGPT that processes a large quantity of data in the natural language and generates an answer after self-learning. ChatGPT can perform various tasks including software programming in the IT sector. Particularly, it may help generate a simple program and correct errors using C Language, which is a major programming language. Accordingly, it is expected that ChatGPT is capable of effectively using Verilog HDL, which is a hardware language created in C Language. Verilog HDL synthesis, however, is to generate imperative sentences in a logical circuit form and thus it needs to be verified whether the products are executed properly. In this paper, we aim to select small-scale logical circuits for ease of experimentation and to verify the results of circuits generated by ChatGPT and human-designed circuits. As to experimental environments, Xilinx ISE 14.7 was used for module modeling, and the xc3s1000 FPGA chip was used for module embodiment. Comparative analysis was performed on the use area and processing time of FPGA to compare the performance of ChatGPT products and Verilog HDL products.

주제어

표/그림 (8)

그림 그림 1. ChatGPT의 RLHF 단계 Figure 1. RLHF Steps in ChatGPT
그림 그림 2. ChatGPT가 작성한 달력 C 프로그램 코드 Figure 2. Calendar C Program code written by ChatGPT
그림 그림 3. 달력 프로그램 실행 결과 Figure 3. Calendar program executionresult
그림 그림 4. ChatGPT가 생성한 16비트 자리올림수 예측 가산기 Figure 4. 16-bit Carry-lookahead adder generated by ChatGPT
그림 그림 5. 학습 후 수정된 16비트 자리올림수 예측 가산기 Figure 5. 16-bit Carry-lookahead adder modified after learning
그림 그림 6. 16비트 자리올림수 예측 가산기 시뮬레이션 결과 Figure 6. Simulation results of a 16-bit Carry-lookahead adder
표 표 1. 모듈별 합성 결과 Table 1. Synthesis result by module
표 표 2. 모듈 성능의 비교 Table 2. Comparison of Module Performance

참고문헌 (13)

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https://openai.com/blog/chatgpt
John Schulman, Filip Wolski, Prafulla Dhariwal,？ALec Radford, Loeg Klimov, "Proximal Policy？Optimization Algorithms", Machine Learnig？computer Science, 2017, DOI: 10.48550/1707.06347
Seul Ki Kim, "Exploring the Possibility of Using？Generative Artificial Intelligence for？Programming Education: Focusing on ChatGPT",？The Journal of Koran associatioon of computer？education, Vol. 27, No. 2, pp.151-154, 2023.
Johny Srouuji, Tom Fitzpatrick, Neil Korpusik,？"IEEE Standard for Verilog Hardware？Description Language", IEEE Computer Society,？2006.
Shanzhen Xing, W.W.H. Yu, "FPGA Adder:？performance evaluation and optimal design",？IEEE Design & Test of Computers, Vol. 15,？pp.24-29, 1998, DOI: 10.1109/54.655179

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P. Metzgen, D. Nancekievill "Multiplexer？restructuring for FPGA implementation cost？reduction", Proceedings of the 42nd annual？Design Automation Conference, pp.421-426, 2005,？DOI: 10.1145/1065579.1065692
K. Swetha Reddy, B.B. Shabarinath, "Timing？and Synchronization for Explicit FSM Based？Traffic Light Controller", IEEE 7th International？Advace Compution Conference(IACC), 2017, DOI: 10.1109/IACC.2017.0114
M Irmansya, E Madona, "Newspaper Vending？Machine", WMA-2, 2018, DOI: 10.4108/eai.24-1-2018.2292389
Sungyeong Jang, Sangwoo Park, Guyun Kwon,？Taeweon Suh, "Design and Evaluation of 32-Bit？RISC-V Processor Using FPGA", Vol. 11, No. 1,？pp.1-8, 2022, DOI: 10.3745/KTCCS.2022.11.1.1

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Kihun Nam, "A design of the ALU for？Convolution Neual Network of operation？processing", Aisa-pacific Journal of multimedia？Services Convergent with art, Humanities, and？Sociology, Vol. 7, No.11, pp.879-886, 2017, DOI:？10.14257/ajmahs.2017.11.64

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SangWook Lee, Bosen Lee, Taeweon Suh,？"FPGA Performance Evalution According to？HDL Coding Style", Proceedings of the Korea？Information Processing Society Conference, Vol.？18, No. 5, pp.62-65, 2011, DOI: 10.3745/PKIPS.y2011m11a.62

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