$\require{mediawiki-texvc}$

연합인증

연합인증 가입 기관의 연구자들은 소속기관의 인증정보(ID와 암호)를 이용해 다른 대학, 연구기관, 서비스 공급자의 다양한 온라인 자원과 연구 데이터를 이용할 수 있습니다.

이는 여행자가 자국에서 발행 받은 여권으로 세계 각국을 자유롭게 여행할 수 있는 것과 같습니다.

연합인증으로 이용이 가능한 서비스는 NTIS, DataON, Edison, Kafe, Webinar 등이 있습니다.

한번의 인증절차만으로 연합인증 가입 서비스에 추가 로그인 없이 이용이 가능합니다.

다만, 연합인증을 위해서는 최초 1회만 인증 절차가 필요합니다. (회원이 아닐 경우 회원 가입이 필요합니다.)

연합인증 절차는 다음과 같습니다.

최초이용시에는
ScienceON에 로그인 → 연합인증 서비스 접속 → 로그인 (본인 확인 또는 회원가입) → 서비스 이용

그 이후에는
ScienceON 로그인 → 연합인증 서비스 접속 → 서비스 이용

연합인증을 활용하시면 KISTI가 제공하는 다양한 서비스를 편리하게 이용하실 수 있습니다.

[해외논문] DRAM-Latency Optimization Inspired by Relationship between Row-Access Time and Refresh Timing

IEEE transactions on computers, v.65 no.10, 2016년, pp.3027 - 3040  

Wongyu Shin ,  Jungwhan Choi ,  Jaemin Jang ,  Jinwoong Suh ,  Youngsuk Moon ,  Yongkee Kwon ,  Lee-Sup Kim

Abstract AI-Helper 아이콘AI-Helper

It is widely known that relatively long DRAM latency forms a bottleneck in computing systems. However, DRAM vendors are strongly reluctant to decrease DRAM latency due to the additional manufacturing cost. Therefore, we set our goal to reduce DRAM latency without any modification in the existing DRA...

참고문헌 (31)

  1. Proc IEEE 11th Int Symp High-Perform Comput Archit A performance comparison of DRAM memory system optimizations for SMT processors zhu 0 213 

  2. 10.1109/RTSS.2013.44 

  3. 10.1145/2485922.2485930 

  4. DDR3 SDRAM Specification 2010 

  5. 10.1109/HPCA.2012.6168944 

  6. 10.1145/2429384.2429399 

  7. 10.1109/ISCA.2012.6237032 

  8. 10.1145/1669112.1669155 

  9. 10.1109/HPCA.2015.7056057 

  10. Proc IEEE 19th Int Symp High Perform Comput Archit Tiered-latency DRAM: A low latency and low cost DRAM architecture lee 0 615 

  11. Proc 40th Annu Int Symp Comput Archit An experimental study of data retention behavior in modern DRAM devices: Implications for retention time profiling mechanisms liu 0 60 

  12. 10.1109/CIT.2009.120 

  13. Memory device and method having reduced-power self-refresh mode blodgett 2013 

  14. 10.1109/HPCA.2013.6522356 

  15. Memory Systems (Cache DRAM Disk) jacob 2008 

  16. 10.1109/MICRO.2010.42 

  17. 10.1109/9780470544426 

  18. 10.1145/2749469.2750402 

  19. Proc IEEE Des Autom Test Eur Conf Exhib Exploiting expendable process-margins in DRAMs for run-time performance optimization chandrasekar 0 1 

  20. Kun Fang, Hongzhong Zheng, Jiang Lin, Zhao Zhang, Zhichun Zhu. Mini-Rank: A Power-EfficientDDRx DRAM Memory Architecture. IEEE transactions on computers, vol.63, no.6, 1500-1512.

  21. Shuai Mu, Yandong Deng, Yubei Chen, Huaiming Li, Jianming Pan, Wenjun Zhang, Zhihua Wang. Orchestrating Cache Management and Memory Scheduling for GPGPU Applications. IEEE transactions on very large scale integration (VLSI) systems, vol.22, no.8, 1803-1814.

  22. Mutlu, Onur, Moscibroda, Thomas. Parallelism-Aware Batch Scheduling : Enhancing both Performance and Fairness of Shared DRAM Systems. Computer architecture news, vol.36, no.3, 63-74.

  23. 10.1109/MICRO.2007.21 

  24. 10.1145/339647.339668 

  25. O, Seongil, Son, Young Hoon, Kim, Nam Sung, Ahn, Jung Ho. Row-buffer decoupling : a case for low-latency DRAM microarchitecture. Computer architecture news, vol.42, no.3, 337-348.

  26. 10.1145/2485922.2485955 

  27. 10.1109/HPCA.2014.6835956 

활용도 분석정보

상세보기
다운로드
내보내기

활용도 Top5 논문

해당 논문의 주제분야에서 활용도가 높은 상위 5개 콘텐츠를 보여줍니다.
더보기 버튼을 클릭하시면 더 많은 관련자료를 살펴볼 수 있습니다.

관련 콘텐츠

저작권 관리 안내
섹션별 컨텐츠 바로가기

AI-Helper ※ AI-Helper는 오픈소스 모델을 사용합니다.

AI-Helper 아이콘
AI-Helper
안녕하세요, AI-Helper입니다. 좌측 "선택된 텍스트"에서 텍스트를 선택하여 요약, 번역, 용어설명을 실행하세요.
※ AI-Helper는 부적절한 답변을 할 수 있습니다.

선택된 텍스트

맨위로